Re: [問題] i2s的問題
※ 引述《baoerking (basketball)》之銘言：
: 請問各位大大，在i2s的specification裡
: ，他的sck(serial clock or bit clock)是負
: 緣觸發，如果我在設計時改成正緣可以嗎？？
: 因為我想配合整個系統後面都是以正緣為主，
: 這樣可以嗎？？謝謝各位大大的指教。
你好像想直接 always @ (posedge sck) ...
通常這些 serial protocol 在 sck 正負緣都有工作要作,
如正緣latch data in, 負緣drive data out, 那你的電路要怎麼設計?
而且sck跟系統內部的clock也不同步, 需要synchronization.
一般的作法是用系統內部的clock (通常比sck快很多) 去sample sck,
再得到sck的正負緣. 下面是做 2-stage sampling 的 example.
reg sck_p2;
reg sck_p1;
assign sck_posedge = ~sck_p2 & sck_p1;
assign sck_negedge = sck_p2 & ~sck_p1;
always @ (posedge clk) begin
sck_p2 <= sck_p1;
sck_p1 <= sck;
end
然後根據 sck_posedge 或 sck_negedge 再做後續處理.
要注意的是 sck_posedge/sck_negedge 跟真實的sck正負緣會有時間差,
要確定 data 與sck相對的timing requirements 仍在規格內.
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 219.68.71.218
推
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