[問題] Verilog十六分之幾的做法

看板Electronics作者kuraki7up (Make Mai Day)時間17年前 (2008/10/03 20:27)推噓3(3推 0噓 1→)

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我有一個16bit的值(reg [15:0]Origin) 須做其1/16,2/16......15/16,16/16的數值我現在的做法是先取1/2 {1'b0,Origin[15:1]} 1/4 {2'b0,Origin[15:2]} 1/8 {3'b0,Origin[15:3]} 1/16{4'b0,Origin[15:4]} 之後再相加 5/16=1/4+1/16 不過這樣的做法占了我很大的logic gates 請問有無更好的做法謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 203.70.99.229

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luckyBF

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kuraki7up

10/03 20:49, , 2^F

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luckyBF

10/03 20:54, , 3^F

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