Re: [問題] 請問有ARM+FPGA實驗板而不是擴充的？
如果是 FIR FFT... 之類的,
大概 100MHz 上下差不多;
高速 IO 的應用, 像是 LXT 內建 Ethernet Gigabit SerDes,
外部就可省下 Gigabit PHY;
有的 ADC 介面, 是 500MHz LVDS, 這些都需要高速 IO;
高速 IO 的意義, 在於節省外部元件及成本,
當然很多 asic prototype 不在乎面積及成本...
※ 引述《acelp (未來，一直來一直來)》之銘言：
: 我的疑問就在於 用高階的產品virtex4以上 LX80以上一顆都多大顆
: 裡頭的數位邏輯怎麼可能多簡單
: 好吧 就算有硬體乘法器又怎樣...
: 10 tap FIR 用10bit的準確度合成 clock rate我相信硬生生就被壓下去了
: 幾百M? 能跑個100多M都偷笑了
: 我也不知道一顆65nm的FPGA強調他IO有多快是有什麼意義?
: 真的有人用高階的FPGA IO需要跑到這麼高的clock rate?
: ※ 引述《motor447 (motor447)》之銘言：
: : 高階的產品都內含硬體乘法器,
: : 有的還有硬體的 Gigabit Ethernet MAC, 硬體 PLL,
: : 400MHz 以上不是問題!
: : 數位邏輯只要跑 io 的 1/8 或 1/32 即可,
: : io 區塊都有內含 SerDes,
: : 介面是 io speed 的 1/8 或 1/32
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