Re: [問題] always與assign的問題

看板Electronics作者sasako (smile~^^)時間19年前 (2007/01/03 15:35)推噓1(1推 0噓 0→)

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※ 引述《CuckooBoy (阿書)》之銘言： : 請問一個簡單的 C = A and B : 可以用always與assign去寫 : 請問兩者差別為何 ? : verilog 初學者,看過verilog的書了.... : 不過還是弄不清楚 : 不知到高手可以幫小弟解惑一下!! : 你們應該會覺得這麼簡單還問.......不要罵我>"< 看你高興囉！不過我們老師不喜歡寫assign... 說啥assign是不好的coding style... 他喜歡寫成always的combinational... （combinational就是沒有clk 另外一個我都說sequential 就是有clk）我是覺得要是你條件很多，就寫成always的形式... debug比較好找.. 條件簡單就assign... 另外assign和always的宣告不一樣...怎麼不一樣就自己翻一下書吧... 所以我覺得assign和always作用是一樣的，至少在wave上面的表現相同.. 就是那種幾乎毫無delay... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.114.25.119 ※ 編輯: sasako 來自: 140.114.25.119 (01/03 15:49)

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Maddulin

01/10 03:26, , 1^F

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