[轉錄]Re: [問卦] CPU時脈是不是已趨近極限

看板CHU-GO作者 (汐止桌球團 衝衝衝)時間14年前 (2010/01/21 01:50), 編輯推噓0(0推 0噓 0→)
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※ [本文轉錄自 Gossiping 看板] 作者: xzcvb (再拼一下) 看板: Gossiping 標題: Re: [問卦] CPU時脈是不是已趨近極限 時間: Wed Jan 20 22:40:47 2010 推文有人說是製程機台 或是矽的極限， 其實都不是。 這極限的原理很簡單，高中物理到普通物理就可以懂. IC晶片的製程的順序是，先在矽晶表面做出矽的電晶體， 然候再疊上用來導通的金屬線。 導通的金屬有分橫向(X軸 Y軸這平面)，以及縱向Via (Z軸) 它的圖示可以看一下這本書的封面： http://img.infibeam.com/img/675e2ffc/591/9/9780521559591.jpg
有的線粗 有的細，是因為設計電流不同. 一層一層很多層。 剖面圖的話像這個： http://tinyurl.com/yksk76c 白色是金屬 深色是介電質. 好，非常不幸的事情是， 金屬線跟線之間一定會有電容， 而金屬線本身會有電阻， 訊號在跑的時候， 不管是從0V 拉到 1V 或是 1V 降回 0V 這都會有延遲， 延遲來自它須完成對鄰近的電容充電或放電， 因此就慢了. 這個延遲高中物理或是普物叫做RC delay. (另外還有電感問題，在極細導線也會有.) 問題來啦，這個RC delay可不可以降低呢？ 簡單講降低電阻，或是降低電容 都可以降低RC delay 雞歪的問題來了， 越先進製程導線會越細，電阻也越大，(幹點一) 導線間距縮小，電容也會上升。(幹點二) 所以(一+二)越先進製程這問題越嚴重。 迫不得已， 填在導線間的介電材料，也需要降低介電係數(稱low K)。 不過，現在low K也已經用上了好幾代的製程了， 簡單講，電晶體是可以更快的， 不過被金屬導線拖住， 所以飆不上去。 再來呢？ 還有個東西還沒用上， 真空，或是空氣，相對介電係數最低 (=1.0) 也就是導線還是金屬，金屬線與金屬線中間的材料 有一部份要架空留空氣或是真空， (看第一張圖 想像一下) 這玩意叫做air gap.... 為什麼還沒用上， 因為這製程太難纏了。 就我所知 IBM很熱衷air gap的技術. 一旦air gap問世，那晶片速度會直接跳一大截上去 但是大概再上去就上不了多少了. 所以， 現在多核心還是發展方向.... 但是多核也有瓶頸， 多核的瓶頸在於晶片間的溝通，訊號跑不快， 為什麼不快？ 因為晶片要把訊號送進送出，一定要經過bonding wire和 pad， bonding wire和 pad長這個樣子： http://home.2ic.cn/attachment/200906/5/258932_1244197939SkS3.jpg
打線的那個金屬平台叫做pad pad面積不小，可能有65um X 65um. 它的寄生電容也不小，加上 wire 也有電阻， 所以 又來了 還是RC delay. 像Intel就很熱衷怎樣讓矽發光的技術。 (矽是很難發光的東西) 為什麼呢， 因為利用光通訊來連接多核的晶片 就躲掉了RC delay， 頻寬才能飆很高， 然後多核心效能會更強大。 目前的提案是Si製程上沉積厚厚的InP (三五族) 再做InP的光電元件在上面. (聽起來是很貴的製程). Intel, IBM野心都很大啊. ※ 引述《oyasmy (.....)》之銘言： : 15年前出了133MHZ的奔騰 : 八年前CPU時脈就高達2.4G了 : 也就是七年增加了18倍 : 可是一直到今年最高時脈只到3.3G左右 : 七年增不到0.4倍... : 所以現在只能往多核心方向發展 : 可是多核除非程式有支援　否則一點用處也沒有 : 但是很吃CPU又支援多核的程式很少　例如遊戲就很少支援多核的 : 所以 : 是不是往後的日子裡　遊戲畫面品質的提升將不像過去的突飛猛進 : 而會呈現很緩慢的進展狀態? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 122.120.38.155
推
01/20 22:41,
嗯
01/20 22:41
→
01/20 22:41,
就是那個光
01/20 22:41
推
01/20 22:42,
看不懂 推專業
01/20 22:42
耐心看一下，不難懂的... ※ 編輯: xzcvb 來自: 122.120.38.155 (01/20 22:43)
推
01/20 22:42,
微軟表示:沒看到我們OS越來越弱嗎
01/20 22:42
推
01/20 22:42,
專業文
01/20 22:42
推
01/20 22:42,
恩 跟我腦中想像的雛形相差不遠
01/20 22:42
→
01/20 22:42,
鄉民個個都頭頭是道呢 呵呵
01/20 22:42
推
01/20 22:43,
太專業 看不懂還是給推
01/20 22:43
推
01/20 22:43,
哦~~
01/20 22:43
推
01/20 22:43,
AMD出來面對!
01/20 22:43
推
01/20 22:43,
不管怎樣 台灣(或大陸)永遠是代工之王?
01/20 22:43
推
01/20 22:43,
專業推~ 雖然看不太懂 專業八卦 推~~
01/20 22:43
推
01/20 22:43,
恩 對阿對阿跟我想的一樣 (樓下快說對
01/20 22:43
推
01/20 22:43,
傳輸速度的極限就是光速.沒什麼好談的
01/20 22:43
→
01/20 22:43,
amd輸到脫褲了
01/20 22:43
→
01/20 22:43,
看不懂
01/20 22:43
推
01/20 22:43,
推了
01/20 22:43
推
01/20 22:44,
嗯
01/20 22:44
推
01/20 22:44,
幹 清流的專業文
01/20 22:44
推
01/20 22:44,
微軟：桀桀桀，再來65535顆核心我也食的下啊
01/20 22:44
推
01/20 22:44,
可是之前說換GaAs基版可以讓時脈到10g耶= =
01/20 22:44
推
01/20 22:44,
接下來是skynet了
01/20 22:44
推
01/20 22:44,
用光傳蘇真的就是極限了
01/20 22:44
推
01/20 22:44,
淺顯易懂^^
01/20 22:44
推
01/20 22:44,
整段都看不到AMD 他哪裡輸到脫褲了= =
01/20 22:44
推
01/20 22:44,
很專業 不過都看不懂
01/20 22:44
推
01/20 22:44,
樓下不僅懂..還是研發部高手
01/20 22:44
→
01/20 22:44,
因為AMD根本沒辦法拿上檯面來比..
01/20 22:44
→
01/20 22:44,
以後CPU不用加風扇就會很大一顆XD
01/20 22:44
推
01/20 22:45,
看不懂
01/20 22:45
推
01/20 22:45,
樓樓上感謝幫我解答 顆顆
01/20 22:45
→
01/20 22:45,
不是 是不扯扯AMD就顯得自己好像不懂
01/20 22:45
推
01/20 22:45,
現在哪一個多核在內部有用到 bonding wire 的?
01/20 22:45
→
01/20 22:46,
不懂的買IBM股票就對了
01/20 22:46
推
01/20 22:46,
認真給個推
01/20 22:46
→
01/20 22:46,
真酸阿~
01/20 22:46
→
01/20 22:46,
聽說AMD的CPU是IBM代工的 而且相較IBM和Intel衝專利
01/20 22:46
推
01/20 22:46,
居然還有阿托的Ni/Pd/Au製程圖…冏rz
01/20 22:46
還有 155 則推文
還有 18 段內文
→
01/20 23:45,
還有一般邏輯之間的連結混在一起講....這樣有點混亂喔
01/20 23:45
這我再檢討一下 今天感冒還沒好，頭很昏 @@
推
01/20 23:46,
幹這太專業了，不推不行...
01/20 23:46
推
01/20 23:47,
air gap是不是裝風扇壓太大力 cpu就會扁掉?
01/20 23:47
外層靠封起來材料支撐吧 我猜. ※ 編輯: xzcvb 來自: 122.120.38.155 (01/20 23:51)
推
01/20 23:51,
超專業!
01/20 23:51
推
01/20 23:51,
我覺的C的影響不大，因為d 降A也會跟著降，二者一降C其實影
01/20 23:51
→
01/20 23:51,
響很小，R的影響才是主要的吧
01/20 23:51
您講到重點，d降的話 C沒爬高 但R就爬更高了. 製程上選則降d 因為d不降， 黃光蝕刻薄膜都會有困難。 ※ 編輯: xzcvb 來自: 122.120.38.155 (01/20 23:54)
→
01/20 23:52,
當線路愈小，面積也一樣跟著變，不會只變d
01/20 23:52
推
01/20 23:53,
好文！
01/20 23:53
推
01/20 23:55,
傳輸的Data rate才是真正最影響真實世界的 其他都還好
01/20 23:55
推
01/20 23:59,
專業推!
01/20 23:59
推
01/21 00:16,
可以請教嗎? 那製程是甚麼意思65奈米 45奈米 32奈米
01/21 00:16
Minimun feature size. 用來衡量製程的圖形，所能達到的尺吋。 嚴格一點的定義是 (Line width + space width) / 2
推
01/21 00:17,
推 真期待技術突破的那天到來
01/21 00:17
推
01/21 00:17,
現在電腦大部分的效能瓶頸應該是I/O吧? so..CPU還夠快..
01/21 00:17
推
01/21 00:17,
你說的RC delay是指相位差90度嗎？
01/21 00:17
推
01/21 00:23,
專業
01/21 00:23
推
01/21 00:24,
趕快推 不然別人以為我看不懂= =
01/21 00:24
推
01/21 00:26,
喔 我懂了 嗎
01/21 00:26
推
01/21 00:33,
感謝，真的淺顯，文科的都看懂了...
01/21 00:33
推
01/21 00:33,
結構嚴謹 文筆流暢 實為佳作 美中不足的地方是我看不懂
01/21 00:33
推
01/21 00:47,
看八卦長知識
01/21 00:47
推
01/21 00:48,
推
01/21 00:48
推
01/21 00:55,
推 專業XDDDD
01/21 00:55
※ 編輯: xzcvb 來自: 122.120.38.155 (01/21 01:12)
推
01/21 00:59,
CPU的封裝多已經不是用wire-bond的方式了 多是覆晶吧
01/21 00:59
推
01/21 01:00,
我耐心的看 還是不太懂XD
01/21 01:00
→
01/21 01:06,
所謂幾奈米的製程是該世代DRAM的Half-pitch的長度來定
01/21 01:06
→
01/21 01:06,
義
01/21 01:06
→
01/21 01:08,
而pitch的定義是DRAM中Metal bit line相隔的距離加上
01/21 01:08
→
01/21 01:09,
bit line 本身的寬度
01/21 01:09
原來已經有人回了, 多謝. ※ 編輯: xzcvb 來自: 122.120.38.155 (01/21 01:20)
推
01/21 01:16,
氣隙用上去會很威猛
01/21 01:16
推
01/21 01:25,
專業..之前上電子學老師有提過為啥pentium4到3G多就上
01/21 01:25
→
01/21 01:25,
不去 有說啥RC的一堆有的沒的 不過我普物都忘光聽不懂
01/21 01:25
推
01/21 01:27,
好感動~ 這裡果然是台灣! 十個有九個半都看得懂~
01/21 01:27
※ 編輯: xzcvb 來自: 122.120.38.155 (01/21 01:38) -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 114.32.20.98
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