[問題] ADS與verilog cosim

看板comm_and_RF作者 ( )時間13年前 (2010/11/02 22:35), 編輯推噓0(0推 0噓 0→)
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想請問大家 在ADS上用HDLcoSim 這個block 如果我現在寫的是latch或reg 上面的CLK與SET是不接 由input port送入嗎？ 這時的CLK可以自己定義頻率嗎？ 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 124.10.45.236
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