Re: [問題] modelsim問題

看板comm_and_RF作者 (爆炸神威)時間16年前 (2009/10/14 11:32), 編輯推噓0(0推 0噓 0→)
留言0則, 0人參與, 最新討論串2/2 (看更多)
Modelsim 是用來驗證Verliog RTL電路 所以Modelsim並無Synthesis(合成)的功能 要合成?，請服用 Xilinx ISE, Altera Quartus II, Synopsys Design Compiler, Mentor Graphic Precision RTL Plus 這幾套軟體都可以合成電路，把RTL合成至Gate-level 然後再用Modelsim做Gate Level 驗證 -- 當在跑向終點的漫長旅程上，請不要忘記最初起點的夢想! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.115.73.96
‣ 更多 finalhaven 的文章
文章代碼(AID): #1ArKPU3- (comm_and_RF)
‣ 更多 finalhaven 的文章
文章代碼(AID): #1ArKPU3- (comm_and_RF)