[新聞] 經濟因素+FPGA取代 ASIC設計案數量銳減
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電子工程專輯 2009年04月01日
經濟因素+FPGA取代 ASIC設計案數量銳減
全球性金融風暴加速了FPGA取代ASIC的趨勢；市場研究機構Gartner表示，目前在新設計
案中，FPGA與ASIC的使用比例是30比1。該機構並預期，在許多公司因經濟因素而延緩或
是取消新產品設計案的情況下，ASIC設計案數量將在09年減少22%。
根據Gartner的統計，ASIC設計案(design starts，指已經完成設計並投片的案件)在08年
減少了9.5%；自08年第四季開始，金融風暴就已經對ASIC設計案產生衝擊。而Gartner指
出，由於大多數ASIC供應商都有設計取消費用(design cancel fee)的問題，因此也許不
會說設計案被取消，但是這些案件就會不會再繼續往下發展，就是個問題。
「有很大的可能性是，這些有問題的設計案中很大一部分不會走向量產，而在無限期的延
宕中慢慢胎死腹中。」Gartner分析師Bryan Lewis表示。多年來，有很多新ASIC設計案是
因為系統整合、設計成本升高以及被FPGA、ASSP等其他元件取代，而被放棄。
不久前，在一場新產品發表會上，可程式化邏輯元件供應商賽靈思(Xilinx)總裁暨執行長
Moshe Gavrielov簡報了一份資料，指出ASIC設計案有不斷減少的趨勢；他表示：「可程
式化是不可或缺的；總有一天，FPGA會在多個應用領域佔據主導地位，為傳統閘陣列
(gate arrays)、結構化陣列(structured arrays) ASIC元件扛下高產量的任務。
Gavrielov表示，FPGA技術的演進，以及包括光罩成本升高等現實經濟情勢，都是讓FPGA
成為具吸引力選擇的因素，尤其是對那些高產量的應用領域。
(參考原文：Gartner: ASIC design starts to fall by 22% in '09，by Dylan
McGrath)
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