[助教] CA單班Pipeline CPU Project
此次project因為電路圖並不完整
所以有關branch之data dependent問題的實作可以不用考慮
而關於branch之control hazard可以用stall(不管branch有沒有發生)
或flush(當branch發生)都可以,可能會引響到結果的cycle count
但只要不影響正確性就好 (report中需說明control hazard做法)
以下之範例
是有做branch的data forwarding
control hazard用flush實作的結果
我每個cycle都有把是否stall或是否flush印出來
大家可以參考
demo時只要結果對
cycle count如有不同, 只要說明合理就算對
http://140.112.31.138/temp/instruction.txt
http://140.112.31.138/temp/output.txt
補充:
PC, pipeline register為當start為1, posedge clock時寫入,
Register file為 negedge clock寫, always 讀
Data Memory為posedge clock讀寫
Instruction Memory為posedge clock讀
如果有不同的做法, 請寫在你們的report中
--TA 業峻
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◆ From: 140.112.31.138