[請益] netlist模擬加速的可能

看板Tech_Job作者 (.)時間3天前 (2026/06/01 23:44), 2天前編輯推噓3(3推 0噓 28→)
留言31則, 10人參與, 1天前最新討論串1/1
因為這太偏於晶片相關議題了 感覺不是soft_job範圍 簡單來說我想尋找一個方式 讓CPU跑NETLIST模擬運算能跑到實機速度 我知道網表跑模擬存在巨大運算量鴻溝 但我只是想讓我家電腦cpu跑模擬 把運算效率拉到42.95M hc/s 結果透過一堆方式只有拉到 大概100k多 hc/s... 這都已經是40年前爛得要死的cpu和PPU 完全沒想到這麼困難... 最後問AI建議 透過IR和CODEGEN去進階處理 結果還更慢 結果繞了半天 慢慢把study的東西整理起來 (我不是這領域的 是透過ai工具輔助) 還是得到我不甘心的說法 就是不可能.... 我要的是cpu(不要fpga) 程式自動抽象化 不人工介入進行單元件抽象描述提升 學術界 https://erspicu.github.io/AprVisual/landscape.html 實作撞牆 https://erspicu.github.io/AprVisual/ceiling.html AI的殘酷回覆 https://erspicu.github.io/AprVisual/study.html 但就很不甘心 會不會晶片模擬技術在最近10年 有沒有什麼突破的方法 我還不知道 還是以業界來說 即使用CPU跑NETLIST模擬40多年前 PPU+CPU兩顆晶片 以現在算力來說真的沒別方法可行? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 182.233.248.16 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1780328699.A.7EE.html
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06/02 08:02, 3天前 , 1F
模擬用cpu跑一定快不了 複雜度就擺在
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06/02 08:02, 3天前 , 2F
那邊 所以才有fpga
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06/02 09:10, 2天前 , 3F
工欲善其事 必先利其器 懂！
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06/02 09:10, 2天前 , 4F
我不太理解這件事的價值在何處, 以業界
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來說正常應該是不會特意花時間去做這件
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事的, 你所謂的netlist只是gate-level n
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Transistor-accurate
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etlist, 再往下還有transistor-level ne
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tlist, 你想要sim到多底層又想拿到什麼i
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06/02 09:10, 2天前 , 9F
nformation呢？或是你只有gate-level ne
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tlist, 而沒有RTL code呢？
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06/02 09:11, 2天前 , 11F
乖乖去學數學就是捷徑
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推
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EDA裡面高手非常多 歡迎你
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06/02 10:16, 2天前 , 13F
因為已經很多高手了 新人進去就是套模組
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06/02 10:17, 2天前 , 14F
唯一的捷徑就是乖乖去念數學
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才能活得下去
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06/02 11:22, 2天前 , 16F
嗯…不是這個領域為什麼要煩惱這個
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算很有興趣的sideproject 想用cpu直接跑netlist玩紅白機整機 https://erspicu.github.io/AprVisual
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06/02 11:23, 2天前 , 17F
要嘛進入這個領域去EDA公司搞，不然就
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06/02 11:23, 2天前 , 18F
花錢買機器最有效率吧
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06/02 15:58, 2天前 , 19F
你要重刻一個底層
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06/02 16:20, 2天前 , 20F
想當APR大師 但目前EDA已經很強
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06/02 16:21, 2天前 , 21F
目前又有AI助攻 EDA再上一層樓
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※ 編輯: erspicu (182.233.248.16 臺灣), 06/02/2026 19:04:42
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06/02 22:26, 2天前 , 22F
玩玩是可以啦 要拿來賺錢或公司績效
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06/02 22:26, 2天前 , 23F
就閉門造車而已
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推
06/03 06:49, 2天前 , 24F
transistor-level的時域spice
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06/03 06:49, 2天前 , 25F
simulation 很難加速，很多都是用精準
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度換速度，但應用場景很侷限，造成不少
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資深使用者經常主動調嚴收斂設定來得到
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06/03 06:49, 2天前 , 28F
合理的結果並與預設比較。
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推
06/03 20:32, 1天前 , 29F
這就是為何ai還很難取代ic design
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06/03 20:32, 1天前 , 30F
netlist simultion fail AI根本不知道
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06/03 20:32, 1天前 , 31F
怎麼debug
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