[討論] 韌體工程師需要會看 verilog嗎?

看板Tech_Job作者 (好神)時間3年前 (2020/09/09 00:06), 編輯推噓16(16推 0噓 14→)
留言30則, 21人參與, 3年前最新討論串1/1
小弟最近都在幫designer解HW issue 不過SW能做的通常就是各種narrow down實驗 逐個檢查 SW下的 reg flow 符不符合designer預期 把某些reg setting拿掉看有沒有影響 比較厲害一點的可以看designer提供的HW架構圖觀落陰 我在想，如果SW能看懂verilog，是不是做實驗的時候能更有方向呢 版上有韌體工程師解HW issue的時候會跟designer一起看verilog的嗎? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 106.1.234.141 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1599581195.A.CBB.html
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09/09 00:07, 3年前 , 1F
Verilog有那麼難懂嗎
09/09 00:07, 1F
推
09/09 00:12, 3年前 , 2F
叫RD把state打在register map上啊
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09/09 00:15, 3年前 , 3F
又不會很難
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推
09/09 00:17, 3年前 , 4F
還好吧 我都拿到邏輯分析儀量
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推
09/09 00:20, 3年前 , 5F
借串問eda需要會verilog嗎
09/09 00:20, 5F
推
09/09 00:22, 3年前 , 6F
看verilog幫助不大 邏輯分析儀比較有價值
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09/09 00:31, 3年前 , 7F
有架構圖的話RTL應該不算太難吧@@
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09/09 00:44, 3年前 , 8F
你只需要一張reg table 其它跟你無關吧？
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推
09/09 01:26, 3年前 , 9F
不用，這世界講究的是效率與分工
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推
09/09 01:50, 3年前 , 10F
fpga加ila用hw monitor直接抓Reg和FSM來看，c下什麼都可
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09/09 01:50, 3年前 , 11F
抓到。
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09/09 01:52, 3年前 , 12F
叫SW 看verilog 跟叫HW 看objdump 差不多
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09/09 01:53, 3年前 , 13F
懂方塊圖的講解比直接看有效率
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推
09/09 06:30, 3年前 , 14F
公司會願意開權限，讓fw engr看verilog？
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09/09 06:32, 3年前 , 15F
有時候還需要配test pattern比較好懂在做什麼
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推
09/09 08:27, 3年前 , 16F
看看就可以準備跳槽轉職了
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推
09/09 09:04, 3年前 , 17F
不需要，除非失去信任
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推
09/09 09:23, 3年前 , 18F
樓上中肯
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09/09 10:11, 3年前 , 19F
比較沒用，fw code沒寫到的變數確定不會變，所以debug只需專
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09/09 10:11, 3年前 , 20F
注一小段code就好，任何人隨時都可以跳進去看；hw code是每
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09/09 10:11, 3年前 , 21F
個cycle都在變，這個cycle的變化會是上個cycle別的電路的變
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09/09 10:11, 3年前 , 22F
化所引發，因此必須要像owner有整體瞭解才對debug較有幫助。
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推
09/09 10:56, 3年前 , 23F
基本上不需要吧 但你有空想看就看
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推
09/09 12:35, 3年前 , 24F
推xiemark
09/09 12:35, 24F
推
09/09 12:44, 3年前 , 25F
完全不需要 對工作也沒幫助 除非你們DE很廢 要人幫他們debu
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09/09 12:44, 3年前 , 26F
g 那這樣建議你快離開
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推
09/09 12:52, 3年前 , 27F
前幾樓說Verilog不難 這沒錯，但對你沒用就是了，DE的開發跟
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09/09 12:52, 3年前 , 28F
模擬環境不是你懂粗淺的Verilog就能幫他們照找code的bug
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推
09/09 14:33, 3年前 , 29F
這麼大包你怎麼看？
09/09 14:33, 29F
推
09/09 20:25, 3年前 , 30F
我覺得你轉DV會感覺比較像在做對的事
09/09 20:25, 30F
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