[請益]請問有沒有數位ic工程師可以幫我解惑一下

看板Tech_Job作者 (Joker)時間6年前 (2019/03/31 01:28), 6年前編輯推噓19(20推 1噓 17→)
留言38則, 20人參與, 6年前最新討論串1/1
各位鄉民大大們安安，小弟菜鳥，想請問說DC裡的STA跟PT的STA嚴格來說是哪裡有差異？ ----- Sent from JPTT on my Sony E6653. -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.77.72.32 ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1553966907.A.150.html
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03/31 02:13, 6年前 , 1F
自己 google design compiler prime time difference 好嗎
03/31 02:13, 1F
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03/31 02:13, 6年前 , 2F
...
03/31 02:13, 2F
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03/31 02:24, 6年前 , 3F
然後 要也是問EDA方面的人 大公司做數位IC的八成搞不清楚
03/31 02:24, 3F
在下慚愧
推
03/31 02:40, 6年前 , 4F
這該發在這個版嗎哈哈
03/31 02:40, 4F
在下菜鳥，想請問那還有哪個版可問嗎
推
03/31 02:51, 6年前 , 5F
DC是用WLM extract rc PrimeTime是PD使用foundary提
03/31 02:51, 5F
非常感謝！！
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03/31 02:51, 6年前 , 6F
供的rc
03/31 02:51, 6F
推
03/31 03:44, 6年前 , 7F
DC STA就synthesis時作的，PT是APR完做的
03/31 03:44, 7F
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03/31 03:45, 6年前 , 8F
一個前段一個後段，一般DC STA給worse case就好
03/31 03:45, 8F
推
03/31 03:47, 6年前 , 9F
然後setup time pass就好，PT複雜多了，setup/hold time
03/31 03:47, 9F
推
03/31 03:49, 6年前 , 10F
WC/BC都要pass,然後後段APR完line delay有了
03/31 03:49, 10F
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03/31 03:49, 6年前 , 11F
可以做更完整精確的timing check
03/31 03:49, 11F
太神啦！！請收下在下膝蓋
推
03/31 05:16, 6年前 , 12F
有沒有apr
03/31 05:16, 12F
本來想問沒有APR的
推
03/31 06:40, 6年前 , 13F
DC 有分純DC ,DCT, DCG
03/31 06:40, 13F
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03/31 06:40, 6年前 , 14F
PT 有分有沒有sdf,spef
03/31 06:40, 14F
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03/31 06:40, 6年前 , 15F
要問也要明確點好嗎？
03/31 06:40, 15F
感謝大大詳細考量，在下還真不曉得分這麼詳細，受教了
推
03/31 07:37, 6年前 , 16F
DC是概算，PT是精算，兩者的 timing calculation engine
03/31 07:37, 16F
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03/31 07:37, 6年前 , 17F
不一樣
03/31 07:37, 17F
感謝你！
推
03/31 08:54, 6年前 , 18F
兩者timing engine不同，但sign off的timing要以pt為準
03/31 08:54, 18F
謝謝
推
03/31 09:26, 6年前 , 19F
要問CAD不是問DIC…
03/31 09:26, 19F
好的收到！
推
03/31 09:37, 6年前 , 20F
我們是DC就是合成工具，pt才是拿來做STA
03/31 09:37, 20F
瞭解
推
03/31 10:53, 6年前 , 21F
上面的回答九成九了 小弟就不限醜了
03/31 10:53, 21F
鄉民大大各個都神人等級在下問這問題才真的獻醜
推
03/31 11:14, 6年前 , 22F
DC就理想估算RC ,DCT 有真的走線估算。DCG 是placement
03/31 11:14, 22F
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03/31 11:14, 6年前 , 23F
後的揍線(有設定與演算法類似ICC)
03/31 11:14, 23F
非常感謝你！！！
推
03/31 11:26, 6年前 , 24F
pt有ocv
03/31 11:26, 24F
謝謝
推
03/31 12:19, 6年前 , 25F
這版上都是學生
03/31 12:19, 25F
也有很多大神
推
03/31 14:52, 6年前 , 26F
科技生活版
03/31 14:52, 26F
感謝
推
03/31 14:54, 6年前 , 27F
上面都分享得很好啊(前段後段都待過的人)
03/31 14:54, 27F
謝謝！ ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:11:57 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:12:55 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:13:15 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:13:51 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:14:11 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:15:22 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:15:40 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:16:16 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:16:30 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:16:59 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:17:44 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:18:11 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:18:26 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:18:59 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:19:13 ※ 編輯: jokersosmart (223.139.106.109), 03/31/2019 18:19:39
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03/31 18:38, 6年前 , 28F
其實DC 是你的RTL code synthesis 成gate level 最簡單的東西
03/31 18:38, 28F
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03/31 18:38, 6年前 , 29F
，是要確認過timing，做完後也需要跑PT 確認coverage 。
03/31 18:38, 29F
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03/31 18:38, 6年前 , 30F
DC 只是單純的wireload ，DCT是含有基本的RC，但是沒有實體的
03/31 18:38, 30F
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03/31 18:38, 6年前 , 31F
位置，DCG 最完整和有cell 位置和RC。
03/31 18:38, 31F
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03/31 18:38, 6年前 , 32F
每一個stage 都可以產生sdf 但是皆是tool貼上的數值，但是spe
03/31 18:38, 32F
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03/31 18:39, 6年前 , 33F
f 是由APR 有實際的RC產生的，不在是查表和貼出來的值。
03/31 18:39, 33F
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03/31 18:39, 6年前 , 34F
PT 是依據你給的sdf or spef 做STA。
03/31 18:39, 34F
太專業了！謝謝，已跪
推
03/31 22:02, 6年前 , 35F
Signoff只看到PrimeTime的
03/31 22:02, 35F
感謝！ ※ 編輯: jokersosmart (223.139.106.109), 04/01/2019 00:53:33 ※ 編輯: jokersosmart (223.139.106.109), 04/01/2019 00:55:07
噓
04/01 11:33, 6年前 , 36F
問問題先請喝珍奶啊，想白吃喔
04/01 11:33, 36F
推
04/01 15:06, 6年前 , 37F
PT比較準吧 sign-off tool
04/01 15:06, 37F
推
04/02 18:28, 6年前 , 38F
ptt大神真多 連dcg都出來了
04/02 18:28, 38F
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