[討論] PCB驗證

看板Tech_Job作者 (Warren)時間6年前 (2018/05/30 13:14), 編輯推噓6(7推 1噓 35→)
留言43則, 14人參與, 6年前最新討論串1/1
各位年薪500萬大大好， 小弟剛出社會在一家系統廠當EE，有一些疑惑想知道，因為這幾天在幫主管的PCB debug， 所以要再修好幾版。 我曾經問過我的主管說PCB打樣之前有沒有辦法做驗證，因為我當學生的時候有寫過 Verilog，平台是altera，所以可以清楚明瞭的知道哪部分有問題在去做修正。 主管給我的回覆是沒辦法，我想請問 1.沒辦法的原因是？ 2.承上，那有辦法解決嗎? 我這幾天爬文的感覺是各部分的頻率不一致， 那我自己想到的辦法是由頻率區分各個區塊寫verilog驗證。 謝謝各位大大看完我的問題，如果有辦法驗證的話就更好了，謝謝! -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.135.196.10 ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1527657247.A.0FD.html
→
05/30 14:20, 6年前 , 1F
1. 老闆說沒辦法 2. 解決老闆
05/30 14:20, 1F
→
05/30 14:22, 6年前 , 2F
我猜是沒時間讓你玩這個
05/30 14:22, 2F
→
05/30 14:28, 6年前 , 3F
這不可能的原因太多...也許是類比及高速信號太多
05/30 14:28, 3F
→
05/30 14:29, 6年前 , 4F
也許是沒時間讓你這樣搞 你要幾天給出結果?
05/30 14:29, 4F
→
05/30 14:29, 6年前 , 5F
再來PCB要上線 線上人員看你模擬結果就會說OK嗎
05/30 14:29, 5F
推
05/30 15:08, 6年前 , 6F
當然可以，他不想做而已
05/30 15:08, 6F
→
05/30 15:09, 6年前 , 7F
查一下PCB ICT
05/30 15:09, 7F
→
05/30 16:53, 6年前 , 8F
n大，我說得再清楚一點，目前的情況是板子回來之後
05/30 16:53, 8F
→
05/30 16:54, 6年前 , 9F
在跑power up timing diagram
05/30 16:54, 9F
→
05/30 16:55, 6年前 , 10F
有辦法在打板回來前，先試著驗證看看波型會不會跟公板
05/30 16:55, 10F
→
05/30 16:55, 6年前 , 11F
一致嗎?
05/30 16:55, 11F
→
05/30 17:01, 6年前 , 12F
公板是 intel skylake 的開發板
05/30 17:01, 12F
→
05/30 17:02, 6年前 , 13F
我公司目前是想拿那顆cpu來用，但發覺跟公板不一樣
05/30 17:02, 13F
→
05/30 17:03, 6年前 , 14F
所以正在把我們的板子弄到跟公板一樣，我覺得這樣很慢
05/30 17:03, 14F
→
05/30 19:29, 6年前 , 15F
這部分intel自己verification 已經做好啦，輪不到低端的
05/30 19:29, 15F
→
05/30 19:29, 6年前 , 16F
系統廠在搞
05/30 19:29, 16F
→
05/30 19:31, 6年前 , 17F
不然你以為怎麼這麼好有公版可以抄 豪爽呦
05/30 19:31, 17F
→
05/30 19:36, 6年前 , 18F
就算不同頻率crosstalk，也不會影響time diagram
05/30 19:36, 18F
→
05/30 20:22, 6年前 , 19F
基本上 intel有 design guild的 power up diagram, 你想做
05/30 20:22, 19F
→
05/30 20:22, 6年前 , 20F
simulation的最大問題在你不知道 cpu丟出來的 訊號與時間
05/30 20:22, 20F
→
05/30 20:23, 6年前 , 21F
。如果這個你可以做到，那你要用 cpld or mcu都可以事先跑
05/30 20:23, 21F
→
05/30 20:23, 6年前 , 22F
模擬 timing
05/30 20:23, 22F
→
05/30 21:19, 6年前 , 23F
系統廠寫verilog驗證PCB?
05/30 21:19, 23F
噓
05/30 21:30, 6年前 , 24F
剛出社會就來評判人家併購案，快笑死人
05/30 21:30, 24F
推
05/30 23:08, 6年前 , 25F
PCB沒洗出來來都是用軟體模擬，你自己寫code結果有問題不
05/30 23:08, 25F
→
05/30 23:10, 6年前 , 26F
知道是誰的問題
05/30 23:10, 26F
→
05/30 23:11, 6年前 , 27F
看你的敘述原po你了解何謂PCB嗎?
05/30 23:11, 27F
推
05/30 23:13, 6年前 , 28F
我猜他是想用外部IC模擬他們PCB非公版的部分，但是光那個
05/30 23:13, 28F
→
05/30 23:15, 6年前 , 29F
模擬對象的時序要弄到確保一樣有多難只有原PO自己知道，由
05/30 23:15, 29F
→
05/30 23:16, 6年前 , 30F
其如果時序圖紙上作業如果都沒信心了、我不曉得怎麼會覺得
05/30 23:16, 30F
→
05/30 23:16, 6年前 , 31F
實際模擬出來為什麼會跟data sheet不一樣，你寫錯的機會比
05/30 23:16, 31F
→
05/30 23:17, 6年前 , 32F
data sheet寫錯的機會高得多了
05/30 23:17, 32F
推
05/31 07:21, 6年前 , 33F
不是用verilog,應該用hyperlynx或siwave 之類的跑模擬，但是
05/31 07:21, 33F
→
05/31 07:21, 6年前 , 34F
你還是需要晶片的ibis model
05/31 07:21, 34F
推
05/31 21:07, 6年前 , 35F
ibis 有些晶片廠亂給......
05/31 21:07, 35F
推
06/01 00:16, 6年前 , 36F
Verilog模擬PCB?????????
06/01 00:16, 36F
→
06/01 12:58, 6年前 , 37F
謝p大，這種驗證方式是我看過第二次
06/01 12:58, 37F
→
06/01 12:59, 6年前 , 38F
看起來蠻流行這樣做的，感謝
06/01 12:59, 38F
推
06/02 07:28, 6年前 , 39F
他們說的模擬軟體是做SI的、跟你做boot up的模擬完全是兩
06/02 07:28, 39F
→
06/02 07:28, 6年前 , 40F
回事，建議你再自己說明＂你想要的是甚麼＂再決定方法、因
06/02 07:28, 40F
→
06/02 07:30, 6年前 , 41F
為你不熟的情況下做的決定可能不是正確的解法。而且你們如
06/02 07:30, 41F
→
06/02 07:31, 6年前 , 42F
果要做主板、也許SI軟體早就買了只是你不知道吧。
06/02 07:31, 42F
→
06/02 20:01, 6年前 , 43F
看想解決 function 還是電性的問題
06/02 20:01, 43F
‣ 更多 b10007034 的文章
文章代碼(AID): #1R3ZCV3z (Tech_Job)