[討論] 有關latch電路設計之發展

看板Tech_Job作者 (為了部落!)時間7年前 (2018/04/02 16:14), 編輯推噓10(10推 0噓 6→)
留言16則, 10人參與, 7年前最新討論串1/1
日前收到一份offer 以latch設計為主之IC設計 相對現在已 flip-flop為主題的數位IC設計 已經有點大的落差 因為主管是說這樣可以省電 我對這份工作是不太排斥 但是想到未來跳槽 就覺得有點猶豫.... 因為latch在業界不算是很主流的設計方式 現在主要是用同步電路 控制信號 用非同步驗證不容易 而且debug困難... 能請各位前輩給個建議嗎? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.34.53.35 ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1522656867.A.C95.html
推
04/02 16:52, 7年前 , 1F
感覺不好轉職.
04/02 16:52, 1F
推
04/02 18:19, 7年前 , 2F
先去看看再說~ DFF-->Latch省一半面積。但...類比更大。
04/02 18:19, 2F
推
04/02 18:40, 7年前 , 3F
先去打聽看看也未嘗不可，但只能說非同步電路待克服
04/02 18:40, 3F
→
04/02 18:40, 7年前 , 4F
的困難還非常多
04/02 18:40, 4F
推
04/03 00:29, 7年前 , 5F
他說的是clock gating吧
04/03 00:29, 5F
推
04/03 11:36, 7年前 , 6F
debug是還好，但是量產測試搞不好是用function pattern測
04/03 11:36, 6F
推
04/03 12:14, 7年前 , 7F
設計對PVT太不友善，沒人用
04/03 12:14, 7F
推
04/03 13:51, 7年前 , 8F
所以time borrowing實務上有在用嗎?
04/03 13:51, 8F
推
04/04 07:47, 7年前 , 9F
非同步電路可以用軟體的MultiThread,MultiTask觀念解決相
04/04 07:47, 9F
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04/04 07:47, 7年前 , 10F
關問題
04/04 07:47, 10F
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04/04 07:51, 7年前 , 11F
應該不會難轉職,至少你clock,Mutex,semaphore,觀念都有
04/04 07:51, 11F
推
04/05 00:33, 7年前 , 12F
樓上怪怪 latch 取代 DFF 仍為同步
04/05 00:33, 12F
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04/05 00:35, 7年前 , 13F
若不是指 half cycle latch 基本的low power 技巧
04/05 00:35, 13F
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04/05 00:37, 7年前 , 14F
不建議, 同樣的邏輯同樣會反應在薪水,文化...
04/05 00:37, 14F
推
04/06 13:37, 7年前 , 15F
先做原型給他看 發現一堆缺點
04/06 13:37, 15F
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04/06 13:37, 7年前 , 16F
然後主管會怪你怎麼當初沒阻止他 結案
04/06 13:37, 16F
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