[請益] 聯詠面試問題

看板Tech_Job作者時間10年前 (2015/06/03 14:44), 編輯推噓5(505)
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借朋友帳號po文,願意提供資訊的也可站內信! 小妹是116電機學碩,近日要面談聯詠的APR實體設計工程師職位,有在版上搜尋過會考IC design flow,set up/hold up time計算,CMOS電路,time constraint,wire load model 相關問題,面試前想複習一下相關概念,想尋問版上有沒有建議相關的參考書籍? 另外想請問會考C或verilog嗎? 非常感謝版上大大能提供相關資訊! -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.136.132.46 ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1433313857.A.3AF.html

06/03 14:49, , 1F
有沒有看過LEF檔 曾經解過的DRC LVS 問題
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06/03 14:50, , 2F
為啥要MMMC?
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06/03 14:50, , 3F
數位系統設計的書會講到一些setup/hold, cmos ckt
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06/03 14:51, , 4F
不過如果實驗室沒接觸過apr應該都還好吧 進去在學
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或者你可以跟他說你很會解congestion
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CTS長短腳也長得一把罩 XD
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躺著上
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這不叫大材小用, 甚麼才叫做大材小用
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推躺著上
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06/04 21:45, , 10F
會考EQ喔 EQ夠高才能持續挑戰不可能的任務 ^_^
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文章代碼(AID): #1LRg91El (Tech_Job)