Re: [請益] 請問DDR PHY的數位IC設計工作內容？
※ 引述《URMyCynthia (困擾)》之銘言：
: 請問一下，DDR PHY的數位IC設計工作是在做什麼？(非類比)
: 是不是跟一般的純數位IC設計很不一樣？比較像是Mixed Signal？
: 會用到的技術有哪些？技術性高嗎？
: 做DDR PHY這個IP的數位IC設計工作有value嗎？
: 學到的東西對於做大部分的數位IC設計工作是否有幫助？
: 請知道的人指點一下，愈具體愈好，
: 我對DDR PHY的數位設計不太瞭解。
: 感謝！
我以前也以為這工作是mixed 但其實是純digital
翻開JEDEC spec JESD79/209系列 簡而言之 就是設計出一個電路
做寫入的動作時要能把 DQS 相位移 90 度好讓記憶體接到 DQ
做讀出的動作時也要把 DQS 相位移 90 度來sample DQ
而同時 DQ 是用DDR的方式送出
如同推文提到的
為了實現相位移 這工作應該包含DLL的設計
難度在於頻率越來越高 (DDR4最高到 1.6G 3200Mbps)
製程PVT variation, 各式各樣的skew/jitter導致
timing margin越來越小
如何能夠讓DQS移到DQ eye開最大的地方就各憑本事了
再加上如果使用DDR3/4 DIMM的 fly-by topology
那或許還得再搞個能做calibration的電路
個人經驗 如果是custom design, 除了連連看(小弟對畫schematic的戲稱)之外
基本上就跑logic simulation和spice, 還有和layout"溝通"
如果是RTL, 那就是寫code, 跑logic simulation和backend flow(DC, PT)
一樣也是有backend team的"溝通"
我個人是覺得用RTL的話, design flow和一般ASIC就大同小異
只是大家做的電路不同
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