[面試] 瑞昱-SoC Verification Engineer

看板Tech_Job作者 (lilet)時間13年前 (2012/11/12 22:53), 編輯推噓6(6推 0噓 8→)
留言14則, 10人參與, 最新討論串1/1
大家好~ 想詢問這職位的內容是? 不知板上有人是否對這職務熟悉,瑞昱半導體股份有限公司-SoC Verification Engineer 有被通知面試,本人目前工作經驗為一年多,較偏向製程, 但對這職務有點陌生 在煩請板上的大大能告知相關的內容 ex:工作內容,工時,工作環境,公司氣氛,薪資 也歡迎寄信 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 111.251.203.56
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11/12 23:32, , 1F
驗 verilog code
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推
11/12 23:37, , 2F
我猜是系統驗證 沒寫過code的人不可能驗verilog code
11/12 23:37, 2F
推
11/13 00:25, , 3F
會是CP FT QC之類的工作嗎?
11/13 00:25, 3F
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11/13 00:41, , 4F
這應該是在寫model驗verilog
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11/13 00:45, , 5F
用Vera或systemC寫model架testbench打pattern與製程跟後段
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11/13 00:46, , 6F
flow無關,驗證IC行為是否正確
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11/13 05:26, , 7F
systemverilog
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推
11/13 12:45, , 8F
這是前段的工作 CP FT等是IC做完回來後的工作 不一樣
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11/13 12:45, , 9F
不過我猜有可能會支援IC back bringup ?
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11/13 19:35, , 10F
TV不建議,有請DontGoRTK開釋,CN可以試試看,DHC OOXX
11/13 19:35, 10F
推
11/13 20:51, , 11F
我倒覺得想轉驗證的話就算是TV也是不錯的機會啊。
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11/13 20:51, , 12F
這種缺讓做製程的來面試滿少見的。
11/13 20:51, 12F
推
11/13 21:49, , 13F
不過如果之前都是做製程 那轉做DV應該是完全不同的工作內容
11/13 21:49, 13F
推
11/15 14:47, , 14F
當天應該有見到面
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