Re: 大鼻......跟我說明一下...
※ 引述《atilaa (耐操青年)》之銘言：
: 什麼是ASIC...
: 什麼是嵌入式系統 ...
: 用什麼軟體做...學些什麼...需要準備些什麼...
: 詳細點丫......
ASIC就是Application Specific Integrated Circuit，其實就是一般說的IC
設計，指針對客戶的需要訂做所做的IC，包括verilog code "behavior level
simulation",在用Synopsys公司的design analyzer synthesis才會產出真正的
的logic gate，然後在做一次gate level的simulation正確後才會用Cadence
的Silicon Ensemble做Placement & Routing,做完P&R 才會產生出真正對應
到台積電晶圓上面的Layout，然後用Dracula 做DRC LVS(確定layout的電路netlist
與之前的gate level netlist一樣)，接著Extract Layout上的RC效應，用Timemill
做最後波型的Simulation，如果對就可以送給台積電TapeOut做成晶片，剛才講的
需要很多CAD Tool的幫忙才能完成，這些Tool的課程CIC有教，不過還是要自已
用實驗室的Tool全部run過一遍才能真的學會，另外相對於ASIC還有一種就是FPGA
他的電路Layout本來就已經固定了，但是裡面有一大堆的可程式化logic構成，如
果用FPGA設計IC就只需要寫寫Verilog就行了，Tool會自動幫你決定如何燒到FPGA
上面，但是Performance沒有ASIC那麼好，適合比較不Critical的Design，好處是
Time To Market時間短;不過其實設計IC最重要的是架構的設計，也就是說例如我要
做一個通訊系統，如何把一大堆數學換成幾個加法器，幾個乘法器，幾個regiser
以及他們的線要怎麼連，如果一開始草圖都畫的很清楚，寫成verilog一下就好了，
但是寫verilog最忌諱的就是把它當成C語言來寫，因為那是完全不一樣的東西，
寫verilog時，思考要以hardware為導向，gate logic的概念很重要，否則的話
在做synthesis時會錯誤百出，一開始我在學的時後也是這樣....我覺得你要學的
話一開始要先看一般VLSI DESIGN 的書，會對這整個流程有所界紹，如果真的
要精的話，就要看PAPER了如找通訊系統的”電路架構”的文章來看，接著就是學
寫VERILOG利用Tool 實作了，Embedded System以前是指可能會在某些電路上裡面
內嵌一個microprocessor，裡面就好像有一個小pc一樣可以有軟体programming的功
能，裡在的Embedded System指的是SOC，就是一個CHIP上除了有數位電路，也有類
比電路，也有軟体的microprocessor，因為有一些事情可能比較適合用microproce
ssor做而不適合用ASIC做，ASIC比較適合做的是很煩雜多運算且很少用到Global Data
的事，microprocessor比較適合須要Global Data須要memory的事，不過當然會比
較慢...我知道的大概就這樣了 有說錯的就麻煩糾正一下啦 呵...
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