[標的] Intel新CEO談話透露的訊息
1. 標的: 各種半導體類股雜談
3. 分析/正文:
Intel未來幾年的Roadmap出來了,板上也已有許多討論
昨天的Gelsinger談話態度是很正向樂觀
不過新路線確實給許多分析師留下了大大的問號
在Q&A環節也有點閃躲問題
以下從幾個明確透露的情報來切入分析
1. 新的AZ foundry ~20B/7nm
這樣以EUV製程來說差不多是40k/month的產能
考慮建廠地點是在美國所以有抓少一點
地點並不意外,因為EUV相關的供應鏈都往AZ集中,在AZ蓋才能發揮產業群聚效益
40k/month,以過去Intel的full-node製程相比來說其實不多..
EUV fab擴產最卡的環節還是在ASML身上
就ASML的說法2021還是只有50臺/year,2022之後能再提到60+
但要大幅擴產(100+)是不太可能的
五個客戶(T/S/I/SK/MU)分機臺
所以,其實EUV製程能開出來的總產能是固定的,還要分一部份給DRAM
從過去半年來GG和Intel還有ASML各種法說會拼湊出來的訊息
大致上可以知道Intel是在「自己蓋」和「讓tsmc蓋」兩種路線中作抉擇
最終以40k/month這個規模的產能來說,是選了中間路線(蓋一半)的感覺
目前沒有明確時程,不過應該能在2023下半~2024上半開始量產吧
2. Intel Foundry Service
代工生意是要為龐大的10/14nm產能找出口
設備都攤提完了,代工價格可以很有競爭力,但需要加速建立更多IP
十年磨一劍的14nm製程應該已經臻至化境了
主要影響是給第三梯隊的 SMIC/GF/UMC 製造了非常高的障礙
等於通吃原本 SMIC/GF/UMC 在2020~2025想要吃的市場
會碰到的主要對手就是tsmc
主要的競爭應該會發生在 GG的12nm和Intel的14nm
這塊市場其實非常大,而且需求還在成長中
因為各式各樣的新應用都需要logic晶片、但不能是3/5nm那麼貴的製程
再加上chiplet設計興起,在非關鍵的die上用14nm可以節省成本
3. IDM 2.0
基本上是fab-lite的名詞重定義 要「leaverage」內部和外部產能
避免產能完全受制於foundry廠
一個我覺得有點衝突的訊息是:
meteor lake的computation tile(相當於AMD的CCX)到底誰作?
因為官方材料裡有說是2023年會用tsmc製程作,但又說2023年自家的7nm會量產
這蠻詭異的…
照說在Design rule之間切換是有很高的設計成本的
但話又說回來,要能彈性運用內部和外部產能的先決條件
就是同一個design兩種製程都下
才能真的「彈性調度產能」,不然ccx下在外部io下在內部,最後反而是互相卡死
如果一切事情要照Intel的理想規劃那樣
那7nm Design Rule就要往TSMC的5nm靠近才行
以最大化程度降低design/IP轉移的成本
當然Intel的fab lead(就是影片中那個Ann Kelleher)
是說他們過去三個季度確實重整了7nm process node
4. IBM和先進封裝
提到IBM的部份有明確講到是component,也就是GAAFET的長期技術路徑探索
三星的GAAFET也是找IBM一起,這樣說不定intel 5nm會更像三星的而不是像tsmc的..?
但這些至少是2025以後的事了,所以現在聊還太早
先進封裝的部份聽起來很樂觀,這部份也讓人比較困惑
因為從近期幾個重要forum釋出的情報來看
intel在2.5D/3D封裝這塊的各種技術組合和應用都落後tsmc
intel目前沒看到任何一種公開技術
可以作到像SoIC這樣不用凸點直接wafer-on-wafer的(連接密度上看10^6/mm^2)
相對的,Foveros和EMIB在tsmc都是有對應技術的
也許Intel的樂觀是覺得「至少我們是領先三星」?
或者Intel還有什麼壓箱寶封裝技術沒拿出來
結論
總體來說Intel至少是走上了對的方向(IDM 2.0=fab-lite)
削減在晶圓廠的支出、把fab BU獨立出來要求execution disipline
disipline和「說到做到」還有「葛洛夫文化」在Q&A環節有被多次強調
市場反應也是正面看待
未來leading-edge的主戰場是在packaging,製程落後半代到一代還是玩得下去
新方向的挑戰則在於要找到一種方法
讓process technology盡可能往代工廠靠、又不踩專利線
(話說回來,在美國主場三星和tsmc應該也打不贏專利官司吧?)
Intel這個新方向也是貼合美國政府的戰略需求
其實最近三個月各種聽證會啦、智庫關於半導體的討論是真的很多
汽車晶片的議題雖然說是過度炒作,但其實聞得出一種輿論造勢的味道
可以明確感覺到地緣政治的風向在變
對tsmc未來最大的挑戰也在於此
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Foveros封裝才400/mm^2,和tsmc承諾的SoIC+是1000000/mm^2有好幾個數量級的差距
首先Intel要找到一種不用凸點可以直接wafer疊wafer的方法
不然不可能作到像tsmc那麼高的連接密度
tsmc有說他們用的壓合材料是值幾十億美金的top-secret
真正的超級膠水!?
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MU有說1-gamma開始還是要考慮EUV導入
當然我覺得MU的策略是最聰明的,1-alpha和1-beta走多重曝光應該是比SKHynix有優勢
畢竟EUV機臺的產能限制是擺在那的
※ 編輯: minazukimaya (140.112.30.43 臺灣), 03/24/2021 19:02:31
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啊所以我說是Roadmap上有,要有10000/mm^2的產品我想要等到2024以後,10^6要更久
但重點在於Intel連path-finding都還沒完成,這一定是落後的
如果要比現有技術產品推出的時間,CoWoS大概比Foveros早了五年耶
Xilinx最早開始用(2014) vs LakeField(2019)
重點是lake field這個產品到在幹嘛實在不懂,單純是為了技術展示?
當然你也可以覺得Intel是在藏招啦,我也覺得Intel說不定有藏招
不然CEO用「perfect」來形容Intel的封裝技術是真的很樂觀耶
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如果是要討論2023上半年就要出現的產品,我認為I/A指的都是5nm或其改良版
Intel在影片中提到的2023年上半,那就應該是4/5nm而不是3nm
3nm要用到x86上最快也要2023下半年「發佈」、2024才能大量出貨
在那之前光是要作Apple的一堆A什麼M什麼就吃掉3nm全部產能了..
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影片中有提到所謂XPU...其實Intel旗下的design house也是蠻齊全的
這就像為什麼蘇媽要收購Xilinx一樣,之後都是xPU打團戰了
2020~2030的典範轉移,應該會出現在 先進封裝 和 存儲內運算 這兩個領域
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