交大電子：SystemVerilog for Verification
「SystemVerilog for Verification」
開課日期：5月22日至6月19日(每週三) Pm 18:30-Pm21:30，共計12小時
6/12端午節停課一次
本課程內容以
IEEE-1800 Standard for SystemVerilog為基礎，介紹SystemVerilog在數位電路設計驗
證部份所提供之語法架構及應用，透過投影片大量範例講解以及實際上機實作，學員將可
深入了解及掌握SystemVerilog的Classes、Scheduling Semantics、Constrained
Random Generation、Assertion-based Verification、Synchronization以及
Functional Coverage等重要主題。
課程授課時數12小時課程，歡迎各位學員參加!
有興趣者請趕快上網報名!
http://submic.ee.nctu.edu.tw/curriculum/curriculum_signup.php?Sn=371
課程大綱：
1. Review of Verilog HDL
2. SystemVerilog Verification Features
3. OOP and Classes
4. Constrained Random Generation
5. Interprocess Synchronization and Communication
6. Assertions
7. Functional Coverage
黃俊銘 教授
現職：國家實驗研究院晶片系統設計中心 設計服務組 研究員兼組長
專長:VLSI Design and Testing,Platform-based SOC Design,Multimedia Communication
．4,000元 備註:學員自付4000元，工業局補助4000元，共計8000元
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.113.11.205