[問題] verilog的問題(半作業文)

看板Programming作者soheadsome (師大狗鼻哥)時間10年前 (2013/12/31 13:25)推噓2(2推 0噓 7→)

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不好意思就是我有個verilog的作業(跟FSM有關) 我有寫好的另外一個版本但我有想到一個較簡短的版本 (用一個counter變數取代多出來的state) 但我實現之後跑模擬許多腳位會出現undefine的值我有問教授教授是說在寫一個always去實現counter計數但我更改code後還是出現相同的結果 code: http://paste.ofcode.org/7EkfXEwHss5FH9qX9kwkJC 希望能有大大幫我找出錯的部分謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.122.216.61

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phantasma

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推

Mije

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soheadsome

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