[北美] EE PhD面試經驗分享

看板Oversea_Job作者smallmac (洨麥克)時間11年前 (2013/01/29 02:03)推噓25(25推 0噓 2→)

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面試其實是在去年感恩節前發生,之後都在忙論文和畢業的事情, 所以拖到現在才分享,但我想我應該還保有80%的記憶... 前言: 我常常在這版上淺水吸取眾人的經驗,今天有這個榮幸可以分享自己面試的經驗, 在此謝謝前人寶貴得經驗以及建議, 希望今天這一PO可以有助於接下來要找工作的學弟妹背景: 在某間沙漠大學念ECE Ph.D,領域focus 在 mmWave Passive Circuits, 60 GHz antenna, signal integrity/power integrity 我老闆原本是focus在天線微波領域,但近年來跨足SI/PI, 在美國念博班的都知道, PI們要拿錢就是所謂的"尚書大人" 但總和來說,老闆的領域都跟電磁學,Electromagnetic Wave有絕對的關係 (此篇focus在被動電路上,若偏向主動電路,請看前幾篇我的好友cpt PO的求職經驗分享) Internship: 在2010年有去過I社,Hillsboro,做過將近八個月的intern 工作內容是 signal integrity/power integrity analysis in the developed SOC and the associated package and board design 工作八個月後繼續回到學校完成學業求職方法: 我的方法幾乎大都是畢業的學長姐幫我投履歷, 再加上老闆的connection, 以及有時間就自己投一投公司的網站面試職務: 很幸運的某南加通訊大廠在2012年感恩節前要我去面試兩個位置 1. Package Design Engineer 2. Power Integrity Engineer 其中本來只有面試第一個位置, 但在去on-site前一各禮拜, 第二組的manager跟我phone interview,他也馬上想排on-site, 所以最後就排成連續兩天跟不同組進行interview Phone Interview: 1. Package Design Engineer 電話面試是跟印度女Staff Engineer談, 她是這個位置的直屬上司且這位置是要跟她一起到某間在矽谷被收購的網通design house上班且支援基本上她沒問甚麼technical question, 就純粹閒聊且問我的background, 電話結束時馬上就排了我去南加on-site的時間 2. Power Integrity Engineer 電話面試是跟Power Integrity領域大頭面試 (這大頭基本上是有做這領域的人都有看過這位大頭寫的文章) 面試時我一開始還有點白目的問他是不是那個大頭 (總是會怕同名同姓阿 XD), 大頭笑了一下說"就是我", 面試問題就technical 取向: a. What is the simultaneous switching noise (SSN)? b. Describe the RLC parallel resonator, what is the resonant frequency? what does impedance profile look like? How about Q value and its impact on power delivery network (PDN) 回答完老實跟他說我下里拜要跟第一組on-site,他也急急忙忙幫我排了on-site時間 On-Site Interview: 1. Package Design Engineer 我在面試前一天就從沙漠飛到南加, 睡了一夜後,隔天一開始就往candidate center報到, 報到完就搭著交通車前往指定地點面試 (1) 一開始面試我的是位director,台灣人, 基本上所問的問題包括我的論文研究方向, 以及問了些一些IC package的方法(wirebond, flip-chip, BGA, C4-bumps, TSV), 另外講了些這份工作主要內容以及對這份工作的期許 (2) 接下來去見了一位老美director, 一樣問了我些論文研究方向以及一些我的design的trade-off (3) 接著來見一位老印director,問了下列問題 1. Why IC-Package Design 2. Print out 了一張HSPICE的netlist,然後要我把電路畫出來解釋給他聽 3. 問了兩種不同熱傳導定律 4. 問我可以抗壓嗎 (Handle the Pressure) (4) 接下來又去見了一位老中director,問了下列問題 1. 我做過的digital I/O design project with FFE Equalizer,解釋一下原理 2. 解釋一下我另一各course project - high speed flip-flop or sampler 2. 什麼是Inter-Symbol Interference (ISI)? 什麼是最simple的Equalizer (Ans:畫一各C-L High Pass Filter給他) 3. 又問了我的研究方向跟論文 4. 開始閒聊,問我來美國多久了, 有吃過東北菜嗎???(他是東北人) (5) 到了午餐時間被一位韓國staff engineer 領走到公司附近泰國餐廳吃飯, 吃飯中純粹閒聊,聊韓國人在UCSD念Ph.D的趣事以及幾位有名大頭的有趣事情回到公司後繼續問technical question 1. Impedance Matching, Q Value以及Smith Chart的關係 2. 問了些Smith Chart的觀念 3. 寫下四個Maxwell's Equations 4. 解釋一下時變電場的影響,時變磁場的影響 (6) 後來把我交給另外一各韓國staff engineer,也問了些technical questions 1. What is ISI? What is the meaning of the eye diagram? 2. Explain what is the setup time, the hold time? Point them in the eye diagram 3. 最後問了些Power Integrity的問題且問了些decoupling capacitor的用途和方法 (7) 最後回到candidate center跟HR閒聊, HR解釋了福利,制度,保險等等, 然後HR知道我明天還有一場on-site,就跟我Good Luck然後放我回去了... 最後回到旅館,然後跟認識的朋友吃晚飯,最後就開回旅館洗澡睡覺了 ------第一天結束---------- 2. Power Integrity Engineer 一開始還是去candidate center報到,然後搭shuttle展開第二天面試 (1) 一開始是坐車去跟DDR組director談, 基本上他大部份時間就是跟我聊天, 然後很老實的跟我說, 我的錄取與否是取決接下來的director,principal, staff engineer的決定, 但他還是問了問我一些technical questions, 例如:一各data rate 200 Mbps 的signal 通過ideal transmission line且在RX端沒有matched load的情況下,波形會變怎樣? (答:信號疊加) (2) 接下來就坐車回到真正要面試的group,一開始就是跟大頭面試大頭什technical question都沒問, 就先讓我講我PhD dissertation 的topic, 然後他在問一些商業問題以及可行性問題, 最後就大致跟我講group的概況以及他的期許 (3) 然後接下來被帶到某staff engineer的office,這位面試官是老美一坐下來披頭就問我你是藍蛆還是綠唧(老實說,我有嚇到) 原來他太太是台灣人也有跟他說起看PTT的笑話我花了10分鐘左右跟他講了我的看法, 以這樣輕鬆的方式開場然後就move到 technical questions, a. HFSS的操作以及跟Q3D算法哪裡不同 b. PowerSI的操作以及他算出的S參數和Z參數在PDN的意義 c. 問了些S參數Z參數的轉換, 以及2-port跟1-port之間的轉換, 其實我對2-port,1-port之間的轉換有些疑惑, 他還當場拿出白紙推導, 最後把白紙給我要我回去有空再想想, 然後得意得說這個很多念EM的學生都沒想到過 (4) 接下來去見另一位staff engineer,這位是俄羅斯人, 但我之前有看過他的paper也知道他在PDN的領域上有很顯著的貢獻因為時間逼近中午他一開始就帶我去公司附近餐廳用餐在用餐中沒有任何technical question, 但問了我一些台灣政治問題 (奇怪,這兩位staff engineers對台灣的政治問題都很有興趣...XD) 但他在用餐中有講到他是白俄羅斯人以及白軍被紅軍史達林屠殺的事情,講來講去他還當場掉下眼淚 (老實說我真的傻眼,實在感情非常豐富) 用完餐回到辦公室就是一連串technical questions, 他說他看過我的resume知道我的專長但他想問些我不熟習的問題來看看我的反應 a. 如何做low power circuit design ??? 因為我非電路設計的領域,所以一開始不知如何下手, 後來想到有上過的VLSI課就寫下這個switching power 公式 P=afCV^2 然後根據這個公式來闡述可能的方法來降低switching power 他看了好想有點滿意以微笑表示贊同 b. 在PDN Network中各級decoupling capacitor的反應以及對impedance profile的影響 c. Parallel RLC Resonator的 impedance profile d. 兩個線圈,是擁有相同電流流向的總電感值大還是擁有相反電流流向的總電感值大? (答: 相同電流, L=L1+L2+L12) 問完這些問題,他似乎對我answers有點滿意, 還當場寫完評鑑表,然後說我表現很好且還送我一本他有關Power Integrity的著作) (5) 完了之後帶我去見principal engineer, 也就是phone interview我的manager, 基本上多數乃technical question, 但大致和之前俄羅斯人問的相同 a. 在PDN Network中各級decoupling capacitor的反應以及對impedance profile的影響 b. Parallel RLC Resonator的 impedance profile c. 問了我的research topic以及我在念博班最有趣的事情 d. 最後我問了他PDN對通訊電路以及FPGA以及Server Design中扮演的角色是否有所不同? 他跟我講在不同行業中重視的點會不一樣, 以及PDN的design strategy會有所不同, 然後舉了他在不同公司的經驗來驗證 (6) 面試完後坐車到另外一各group面試, 這次是由board team的SI Director來interview我, 問題全部都是technical a. What is the transmission line? What is the characteristic impedance? What is the TEM mode? Why we want the TEM mode propagation? b. Ideal TL Line跟RLGC model的關係 c. What is inductive crosstalk? What is capacitive crosstalk? d. Microstrip Line; Strip Line的dispersion 關係 e. What is the reflection? What's the impact on the reflection? What is series and parallel termination? What is the drawback for parallel termination? (Ans: Extra Power Consumption) f. If u have 100 um substrate, What frequency will the first non-ideal TM mode impact the desired TEM mode? (Ans: estimated around 80 GHz to 100 GHz, according to the dielectric constant) g, What is FR4 Board? (Ans: Flame Resistivity Level 4 Board) (7) 坐車回到原來的組,因為我還要見一位staff engineer, all technical question a. How does vector network analyzer measure S parameter? b. Impedance profiles of series and parallel RLC resonators. What is Q value? c. Three possible decoupling capacitors inside SOC? d. Draw the cross-section of CMOS structure e. What is the relation between the gate capacitance and gate voltage? Please draw it f. Draw two inverter with NMOS and PMOS together and describe the mechanism when 0 is switching to 1 and 1 is switching to 0 g. Why you want to get involved in SI/PI area? 最後面試結束去拿車,然後開到機場坐飛機回沙漠結束了這兩天on-site的行程面試結果: 面試後一週,第二組馬上通知希望給我 Power integrity engineer offer, 要我提供3各reference 過了感恩節,第一組也通知我拿到package design engineer offer 最後考慮到第二組比較有機會接觸到SOC裡面的東西以及PDN design,就accept 了 Power integrity engineer 的offer 感想: 1. 很幸運也有可能是擴大招人的緣故拿到了理想的offer 2. 因為偏被動電路領域, 很多問題都跟物理,元件以及電磁學有很大關係, 建議後來人要常常問自己些fundamental questions (主動電路領域請看cpt文章) 3. 感覺對你會多少software沒什興趣,重視的還是基本功, 但是對一些電磁模擬的概念還是要有些了解,如HFSS 4. 因為SI/PI領域跟VLSI和Digital I/O有正相關, 對於一些full-custom 電路的觀念還是要有些了解. (反而ASIC,Architecture就一點問題沒有問到) 5. 希望大家都能拿到理想的offer 最後,現在還在沙漠等OPT下來.... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 150.135.210.60

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seto

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ms6163

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