[問題] 想問問實驗室的大家

看板NTUGIEE_EDA作者 (頭髮好亂)時間13年前 (2010/09/30 12:40), 編輯推噓7(7推 0噓 8→)
留言15則, 6人參與, 最新討論串1/1
有沒有聽過 Bluespec這個EDA tools(或說是公司) 這是我們這次去美國參訪時接觸到的 在國內好像不是很有知名度 它主要做的內容是: 讓使用者用類似C++的高階語法描述硬體 然後它可以幫使用者轉成Verilog Code 並且確保Verilog Code是可以Synthesis的 原本可能要100多行的Code 用Bluespec的語言寫可能只要10幾行 據說只要兩個星期的學習 就可以上手 使Design的面積減少 效能提升約30% 然後Design時程少50% 在美國MIT的學生用這個軟體去做他們的project 在6週內做出行人偵測的硬體 http://csg.csail.mit.edu/6.375/6_375_2010_www/projects/group8.pdf 雖然我們不是設計晶片的實驗室 但想說 這麼厲害的軟體 應該介紹給大家知道一下~ 下面是這個軟體的使用手冊 http://sites.google.com/a/bluespec.com/learning-bluespec/Home/New-and-Prospective-Users 之前答應他們的VP Marketing 要在台大推廣一下 假如有同學很有實驗精神的話 可以試用看看~ 相信結果一定會好到大大的超出預期 這兩天我會再去拜訪他實驗室的同學 問問他們實驗室有沒有興趣使用這個軟體~ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 61.217.108.230 ※ sanctitysky:轉錄至看板 NCTU_CS_EDA 09/30 14:05
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沒聽說過 不過聽起來很神 感謝大大無私的分享~
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09/30 23:27, , 3F
是不是c的 system verilog? 就是 RTL 再上去一層的
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10/01 01:16, , 4F
謝謝分享~~
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fish:可以算是吧 但是它是設計成 可以Synthesis的語法
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其他High level的System verilog 大都不保證可以合成吧
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嗯嗯 RTL 的上一層是 ESL, 典型的就是 System C
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是ESL沒錯~ 但System C不保證寫出來可以合成的樣子?
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限制System C可用的語法一樣可以"保證可合成"。
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System verilog可以co-sim, system c目前的狀態是還好。
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不能co-sim的話，很難併入大design.
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大公司有System level的designer, RTL也有專門的人再寫。
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能不能合成不太重要，能不能傳遞上層design的spec是重點。
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小公司....買個verilog compiler就可以，不需再花錢.
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10/11 21:19, , 15F
面積減少/效能提升? 是第3方做的實驗嗎？還是自己搞出來?
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