[討論] CVSD verilog HW3
這個HW很討厭 很容易出錯
我還沒做完 不過先給大家幾個建議
1. 不要用除法 用乘法比較不會錯 並儘量保持乘數及被乘數都是正的
2. 比較時如果發現大的數小於小的數 代表太大被當作負的
可以多宣告幾個bit試試看 不然自己做sign extension也可以
3. wolf的if見鬼了 有沒有人能幫他? XD
4. testbench裡面沒有輸出波形 請加上以下兩行
$fsdbDumpfile("log.fsdb");
$fsdbDumpvars;
在任何一個initial block裡面
就可以用debussy debug了
5. 合成時 請用 dv -tcl_mode -db_mode &
開啟 design vision 這樣可以使用script
6. 合成的時候slack >=0 並不一定可以work,
有error就降速跑吧 -_-"
7. 我寫完了 有問題再說吧.
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.25.167
※ 編輯: mondale 來自: 140.112.25.167 (05/09 00:41)