[問題] verilog合成電路後要怎麼轉成netlist檔?
我已經寫好verilog code，也利用"design vision"將code
從behavior-level轉成gate-leve，接下來我要用什麼方法或有什麼軟體
將此gate-level的電路轉成netlist(有點類似cadence->export->CDL)
或是layout檔(.dgs)，拜託各位知道的學長同學給我點指點，感激不盡
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