[心得] 積體電路設計概論 何宗易已刪文
課名：積體電路設計概論
科號：CS312000
老師：何宗易
課本：無
課別：資工系B類選修
學分：3
涼度：★★★★★(滿分五分，空心代表半分!請自行增減!)
甜度：★★★★★
建議先修課程：會用工作站、會一點資料結構以及演算法(非必要)
課程內容\簡介：
由於老師本身是EDA領域的教授，
因此這門課主要內容偏向EDA，認真覺得該更改課名為EDA導論。
CH1 積體電路設計流程&生態
主要介紹Design flow, 但不會實際操作，
大概講解一下做晶片設計的生態以及流程。
譬如說Design分full custom、cell based這樣。
以及老師對業界的生態分享。
CH2 partition
Design 經過RTL & logical synthesis之後會得到netlist，
單一對各個gate去做擺放以及繞線實在太耗時間，
因此會需要將他們分組(partition)，
來達到各個block相接的連接點/線最少，
CH3 floorplan & routing
partition完會得到一堆block，
這邊會討論要如何把這些Gate擺放(floorplan)到晶片上來得到最好的面積，
以及要如何接線(routing)，來達到目標的timing/power，
CH2 CH3幾乎都是NP-Complete的，基本上只能求近似解，
老師就會教這些相關的演算法，並討論它們的效能以及限制。
上課方式：
(板書?powerpoint?實地參訪?小組討論?)
PPT上課，
整學期約有1/3的時間是老師邀請的專家來演講，
有些演講太底層，例如講到parasitic effect這種電子學的問題，
資工的電電也沒教到這邊，
我覺得應該沒幾個資工的學生聽得懂...
不過很多講者都會分享他們在業界心得，
撇除太艱深的主題其實還蠻有用的。
給分：
(有唸就有分?甜不甜?幾分耕耘幾分收獲?)
30% 期中考
35% 期末考
兩次考試內容自己去跟學長姐打聽，這邊不提以免影響你們。
15% + 20% 兩次layout作業
使用Virtusso來畫layout，
像是一個AND gate， 會要求從Transistor level畫出來並做DRC以及LVS(功能驗證)
第一次畫一個數個Gate拚出來的Cell(實際做sythesis時這種都是會被抓進來用的cell)
為單人作業。
第二次畫一個3-bit Carry Select Adder，為雙人作業，使用cell based模式。
因為工作站太多人用會很LAG，所以老師說提早一周教作業有10分的bonus,
以及作業有30分是面積排名，前30%滿分，後面遞減。
第二次作業合理懷疑有人用黑魔法，
明明都是前30%他們畫出來的面積不到我們這組的5%...
小抱怨一下說真的Virtusso真的是反社會CAD tool, laker人性化多了，
NTHUCAD考不考慮換成laker的license阿...
考試作業型態：
(數量的多寡、還是繳交報告?)
很爽很涼，基本上除了考試前幾天狂念EDA演算法還有兩次作業的外，
都沒有loading(與ALOG OS相比的話....)
老師的喜好、個性：
(與同學相處融洽?還是嚴禁遲到?)
老師很隨和，有一次他說他熬夜跟國外開研討會沒睡覺就提早下課了XD
課後問問題也很親切的解答
給加簽嗎?
沒滿，不過估計明年應該就會滿了
補充:
總成績/班上排名：100
成績: A+
成績分布：
↓每組人數
A+ % ( )
A % ( )
A- % ( )
B+ % ( )
B % ( )
B- % ( )
C+ % ( )
C % ( )
C- % ( )
D以下 % ( )
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