Fw: [心得] 積體電路設計實習 馬錫彬 黃元豪 黃柏鈞 謝志成
※ [本文轉錄自 candog 信箱]
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標題: [心得] 積體電路設計實習 馬錫彬 黃元豪 黃柏鈞 謝志成
時間: Wed Feb 15 01:36:58 2017
作者: chjh20223 (從從) 站內: nthu.course
標題: [心得] 積體電路設計實習 馬錫彬 黃元豪 黃柏鈞 謝志成
時間: 2013/01/10 Thu 21:05:39
課名：積體電路設計實習 IC Design Laboratory
科號：EE 429200
老師：馬席彬 黃元豪 黃柏鈞 謝志成
課本：上課講義
課別：電機系選修 電資院學士班選修 (跨院系)晶片系統商管學分學程 (跨院系)積體電
路設計學分學程
學分：3
涼度：★★★
甜度：★★★★★
建議先修課程：積體電路設計導論 邏輯設計實驗
課程內容\簡介：
1.實習整體簡介。
2.Verilog RTL簡介。
3.邏輯合成。
4.積體電路實體設計。
5.佈局後驗證。
6.電晶體級電路模擬。
7.客製化佈局及驗證。
8.期末整合專題-類比數位轉換器實作。
上課方式：
這堂課十分特別是由四位教授接力完成一個學期的設計製作
四位教授都以投影片介紹為主
但多數時間是要同學自行在上課時間到工作站使用軟體
前半部屬於Verilog合成數位IC的部分 以及如何將數位IC的layout利用軟體自動轉出來
後半部屬於Full-custiom類比IC的部分 主要會是在時間花在手動畫layout上面
簡單來說這是一門融合邏輯設計以及積體電路設計導論(VLSI)的課程
主要目的是要讓同學熟悉IC設計軟體的使用
對於精通VLSI跟Verilog的同學不算是一門很重的課
給分：甜到翻
labs 75%, project 25%
lab共有四個部份(DF DB AF AB)
(DF*4+DB*3+AF*3+AB*4)/14*75%+project*25%=總成績
基本上做出來就有分 分數通常都很棒
考試作業型態：
四位教授都有各自的作業
第一次作業是用硬體描述語言做一個倒數計時器(電子鐘簡化版)
第二次作業利用軟體將第一次的作業layout轉出來
第三次作業為類比部分Presim設計電路
第四次作業為類比部分畫Layout以及跑Posim模擬
無考試 學期末有一個兩人為一組的final project
只要學期中有認真做 最後的project大概也完成的差不多了
老師的喜好、個性：
四位教授各有特色XD
來聽看看就知道
給加簽嗎?
印象中沒滿
總成績/班上排名：92(A+)
等級制 百分制 人數 百分比
A+ 90 100 30 71.4%
A 85 89 8 19.0%
A- 80 84 3 7.1%
B+ 77 79 0 0.0%
B 73 76 0 0.0%
B- 70 72 0 0.0%
C+ 67 69 0 0.0%
C 63 66 1 2.4%
C- 60 62 0 0.0%
D 50 59 0 0.0%
F 1 49 0 0.0%
X 0 0 0 0.0%
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△ urbanboy：推~:D 01/11 01:33olwh
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※ 轉錄者: candog (140.114.206.139), 02/15/2017 12:58:18