Fw: [心得] 邏輯設計 黃錫瑜
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標題: [心得] 邏輯設計 黃錫瑜
時間: Wed Feb 15 01:33:15 2017
作者: cory8249 (Cory) 站內: nthu.course
標題: [心得] 邏輯設計 黃錫瑜
時間: 2012/01/17 Tue 15:56:03
課名：邏輯設計 Logic Design
科號：EE2280
老師：黃錫瑜
課本：老師的講義 & Mano, "Digital Design"
課別：電機系大一必修
學分：3
涼度：★★★
甜度：★★★★☆
建議先修課程：無
課程內容\簡介：
上課方式： 投影片+黑板+口說
由於講義內容較為精簡，自己看可能會看不懂，所以建議上課要認真聽、抄筆記。
然後老師是英語授課，很多重要概念都是用口述的，所以英文聽力不好的話...
可能跟我一樣，兩節課沒聽懂什麼東西就這樣過去了。所以如果有心要認真學好
的話，其實可以先稍微預習課本內容，講義內容與課本大致相同。
總之,我覺教得還算不錯~
給分： Quiz 10% Homework 20% Midterm 30% Final 40%
偶爾會有 Bonus 點名 & 期末調分
考試作業型態：
首先是 Quiz ， 大部分都是基本題
要會畫電路圖，很多都與講義課本一模一樣，有讀有分
然後 Midterm、 Final 也差不多 ，只是多考了幾個專有名詞解釋 還有 Verilog 語法
再來是作業部分 --- 全部都是 Coding
有別於隔壁班 馬席彬 老師的紙本手寫作業
黃老師的作業都是用電腦打code
一開始先來個 C/C++ 的 輾轉相除法
說真的我也不知道為什麼要出這個 XD
老師上課大概講解了 20 分鐘吧
然後... 相信剩下來的部分大家都知道怎麼寫了
再來兩(三)次是 Verilog (原本預計三次，但其中一次取消)
這部分大概是修該門課難忘的回憶吧
首先光是軟體部分就有點難搞定
老師用課本附的光碟 Verilogger
但由於一些軟體相容性問題 灌在 Win 7 無法 complie (( 後來換版本可以解決
*** 以下個人屁話 可跳過 ***
我個人有點搞怪
跑去用網路上的免費軟體
Icarus Verilog --- Verilog 模擬器, 把 Source Code compile 成 .vcd 訊號記錄檔
GTKwave ----------- 示波器軟體, 把 .vcd 檔案呈現出來, 出現一根一根的訊號線
可以依照需求設定成 Decimal , Binary 或 Hex 等等
Notepad++ ---------- 萬用記事本軟體, 也支援 Verilog 語法
然後由於 Icarus 沒有的圖形使用介面 ... 也就是只能在 CMD 下面去打指令去跑
某種層面來說是不太容易使用 我一開始也是弄很久
後來索性寫了一個懶人程式 使用起來可以方便一點
第一份作業 Singed Binary Multiplier 用基本的邏輯閘去拼湊出乘法器
我覺得還蠻有挑戰性的 前前後後花了蠻長的時間
加上一些說明、註解 排版之後 分數還不錯
***
老師的喜好、個性：
人很好 !! 有大佛的封號
給加簽嗎?
不清楚
總成績/班上排名： A+
A+ 18人
A 16人
A- 13人
B+ 7人
B 6人
B- 6人
C+ 3人
C 3人
C- 3人
D 2人
F 2人
以上個人心得 參考看看囉
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△ tony123930：老師上課不是都先用中文講過，然後再說"我現在用01/18 12:31mmxT
英文講一遍唷"這樣嗎?
沒有耶 幾乎八成都是用英文講 偶爾才會用中文補充說明而已
所以有時候會聽不太懂 Orz ...
cory8249 於 2012/01/18 Wed 13:39:40 從 111-255-25-10.dynamic.hinet.net 修改
△ leo26572000：大推啊 我知道你是誰了哈哈 01/22 01:21moJa
△ i5201122：推原PO系藻 這學期謝謝你囉 01/22 09:49wmaa
△ asdfgh：大推黃大佛啊 另外原PO程設 邏設神手啊 01/22 17:11maxR
※ 發信站: 批踢踢實業坊(ptt.cc)
※ 轉錄者: candog (140.114.32.68), 02/15/2017 12:21:28