[請益] 版上有用過SiS tool的版友們 請教一個問題
請問SiS synthesizer在下完commmand後 會有任何output file嗎?
已Synopsys Design Compiler來說 verilog經過合成後會產生一個
gate level的netlist file
那麼SiS 會產生合成結果的檔案嗎? 還是只是秀出合成後的硬體資訊呢?
以ISCAS'85 的c17.blif來說 以下是我下的commands以及跑出的結果
sis>read_blif C17.blif
sis>source script
sis>full_simplify
sis>source script.rugged
sis>rlib lib2.genlib
sis>map -s
>>>before removing serial inverters <<<
# of outputs: 2
total gate area: 7424.00
maximum arrival time: (3.50,3.01)
maximum po slack: (-3.11,-2.31)
minimum po slack: (-6.61,-5.32)
# of failing outputs: 2
>>>before removing parallel inverters <<<
# of outputs: 2
total gate area: 7424.00
maximum arrival time: (3.50,3.01)
maximum po slack: (-3.11,-2.31)
minimum po slack: (-6.61,-5.32)
# of failing outputs: 2
# of outputs: 2
total gate area: 7424.00
maximum arrival time: (3.50,3.01)
maximum po slack: (-3.11,-2.31)
minimum po slack: (-6.61,-5.32)
# of failing outputs: 2
最後幾行應該是和成後的硬體資訊 因為c17為一個最佳化的電路了
所以最後結果如:area等...資訊都和之前一樣是必然的
但是除了這些硬體資訊外是否還有其他output file呢?
或是說經過sis tool的synthesis後原始的.blif檔 會被蓋掉?
請有使用過sis tool的版友可以為我解答嗎?
因為實驗室學長之前都沒有用過sis 老闆請我把它try會
不過看他裡面的sis paper好像也得不到太多資訊 讓我頭很大:(
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10/05 18:52, , 1F
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