[公告] 作業三評分標準

看板ICDESIGN作者 (鈍石成器)時間18年前 (2005/12/27 20:54), 編輯推噓6(600)
留言6則, 4人參與, 最新討論串1/1
看了大家的作業,訂出作業三的評分標準, design flow不完整 -2 缺乏真值表,boolean expression or適當的說明就直接冒出電路. simulation不完整 -2~-5 有人的輸入只給固定的信號. 應該要像作業一一樣,驗證各種不同輸入時的輸出才算完整. Layout未完成 -10 Layout面積太大 -1~-5 DRC有多的錯 -5~-15 LVS有錯 -5~-15 坦白從寬,老實列出錯誤只會扣5分. 若是layout圖和report不一致,會扣比較多分. 串聯3cells的版本沒接好 -3~-15 有人的VDD GND沒接在一起. 無Layout -80 手起 刀落 o...rz 沒交作業的同學當然是 手起 刀落 0......rz 扣的分數也許會再調整:) -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.112.17.100

12/27 21:30, , 1F
第一項是什麼意思?看不懂
12/27 21:30, 1F

12/27 21:35, , 2F
就是沒說明如何設計電路的,就把電路畫出來了^^"
12/27 21:35, 2F

12/27 21:38, , 3F
只看題目描述,不用推導,直接生出18顆MOS版本的人請舉手XD
12/27 21:38, 3F
※ 編輯: WiseWang 來自: 140.112.17.100 (12/27 22:01)

12/27 22:01, , 4F
那我只是印錯了lvs還要被扣分嗎?
12/27 22:01, 4F

12/27 22:07, , 5F
我只寫Boolean expression,沒把K-map畫上去 這樣可以嗎?@@
12/27 22:07, 5F

12/27 22:15, , 6F
有適當的說明就沒問題:)
12/27 22:15, 6F
文章代碼(AID): #13iJc54d (ICDESIGN)