[徵求] Verilog 教學已刪文
1.對象: 23男 清大學生
2.地點: 新竹
3.科目：Verilog
4.上課時間：基本上雙方有空的時間就可以
5.時薪：800/hr 我程式基礎很差，如果你認為你是強者可以把我教得很會的話，我最高
可給1000/hr。
6.條件：熟悉Verilog，以及一些合成工具(ex:Verdi/spyglass)，有修過ic lab 積體電
路設計實驗更好。
7.聯絡方式：站內信並附line ID
8.附註：不用幫我上課，基本上就是教我作業怎麼寫，以及我遇到問題時教我就好。
基本上至少一個禮拜會一次，一次至少一個小時。
我程式這方面理解很慢，還麻煩您有點耐心。
持續時間就到這個學期結束。
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