[理工]計結_關於WAR和WAW和register renaming已刪文
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Figure 3.47
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[img]https://i.imgur.com/5Rpqm2I.png[/img]
關於a小題,像fmul.d和fdiv.d這兩個指令中的f2是否有WAR?
主要是想問圖3.47上面，每個指令的Latencies cycle
例如fmul.d有 +4 cycle，那這樣跟fdiv.d還會有WAR嗎?
Pipeline中是不是超過3個cycle就不會Hazard?
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