[理工] 計組 branch 的control signal
想請問一下關於pipeline的電路
考慮beq這個指令
為什麼在ex stage的alu所計算的zero就可以知道兩值是否相等了，那為什麼要把訊號傳
給mem stage而不是提早設定control signal呢?
這樣在不考慮在ID stage的使用xor比較的情況下要插入的nop會比較少吧
有請各位大神指教
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