[理工] 106台大電機計組 memory bandwidth

看板Grad-ProbAsk作者 (Kobe Mary)時間6年前 (2019/12/19 21:52), 編輯推噓1(1推 0噓 4→)
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不好意思 請問一下這題的機制是什麼？看起來有點簡單，但就是想不到他們之間的關係 https://i.imgur.com/dNeV17e.jpg
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推
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我自己是想成一個處理器可以在一個clock cycle內產生3個m
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emory access指令，又cache跟處理器的cycle差2倍，所以這
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時cache要增加2倍頻寬才能在一個cache clock內接受cpu的3
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次存取要求，所以3*2=6
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我了解了 謝謝m大
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