[理工] Forwarding問題

看板Grad-ProbAsk作者 (熱開水)時間6年前 (2019/11/29 17:48), 6年前編輯推噓2(204)
留言6則, 2人參與, 6年前最新討論串1/1
您好,問題如下: Instruction sequence 1. add $1, $5, $3 2. sw $1, 0($2) 3. lw $1, 4($2) 4. add $5, $5, $1 5. sw $1, 0($2) 所以上列的程式碼有Data hazard指令間為(1, 2)、(3, 4)、(3, 5)。 其中(3, 4)指令之間為load-use hazard。 (lw指令的"下一個指令"需要"lw指令寫入的暫存器value") 假設Machine是 5-stage pipeline with forwarding unit 和 hazard detection unit 根據課本上面的Forwarding中EX HAZARD偵測碼如下: if(EX/MEM.RegWrite and (EX/MEM.RegRd != 0) and (EX/MEM.RegRd = ID/EX.RegRs)) Forward_A = 10; if(EX/MEM.RegWrite and (EX/MEM.RegRd != 0) and (EX/MEM.RegRd = ID/EX.RegRt)) Forward_B = 10; 根據課本上面的Forwarding中MEM HAZARD偵測碼如下: if(MEM/WB.RegWrite and (MEM/WB.RegRd != 0) and not (EX/MEM.RegWrite and (EX/MEM.RegRd != 0) and (EX/MEM.RegRd = ID/EX.RegRs)) // NOT EX_HAZARD and (MEM/WB.RegRd = ID/EX.RegRs)) Forward_A = 01; if(MEM/WB.RegWrite and (MEM/WB.RegRd != 0) and not (EX/MEM.RegWrite and (EX/MEM.RegRd != 0) and (EX/MEM.RegRd = ID/EX.RegRs)) // NOT EX_HAZARD and (MEM/WB.RegRd = ID/EX.RegRt)) Forward_B = 01; // Forward_A是ALU輸入Rs的選擇多工器 // Forward_B是ALU輸入Rt的選擇多工器 圖示: https://imgur.com/a/cdtXdvS Instruction sequence 1. add $1, $5, $3 2. sw $1, 0($2) # $1需要add的計算結果 3. lw $1, 4($2) 4. add $5, $5, $1 # $1需要lw的載入結果 5. sw $1, 0($2) # $1需要lw的載入結果 依照上面程式碼畫出 (第4個clock) IF || ID || EX || MEM || WB add || lw || sw || add || 根據上面的EX HAZARD程式碼 第一個指令add會forward計算結果給sw, 所以Forward_A = 00(default) Forward_B = 10。 (第5個clock) IF || ID || EX || MEM || WB sw || add || lw || sw || add 根據上面的EX HAZARD程式碼 第二個sw指令不會forward計算結果給sw, 沒有data dependency而且sw的RegWrite = 0。 根據上面的MEM HAZARD程式碼 第一個指令add會forward計算結果給lw, 所以Forwarding_A = 00(default) Forward_B = 01。 問題就來了。 第一個指令add和第三個指令lw沒有data hazard, 可是根據程式碼Forwarding Unit卻作用了。 我在想是我想錯了嗎? 想問一下大家的想法。 更新一下: 我在stackflow找到這圖片。 https://image.ibb.co/dneMhv/obrazek.png
Forwarding unit中Rt的MUX後面再一層ALUSrc Mux。 所以意思是說Forwarding Unit依樣照跑, 反正前面的ALUSrc的MUX會選擇immediate16(4)的輸入, lw $1, 4($2) 中的immediate16 == 4。 這個說法應該可以解釋了嗎?@@再問一下意見 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 120.126.102.100 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1575020900.A.CFF.html ※ 編輯: x411066 (120.126.102.100 臺灣), 11/29/2019 17:51:58 ※ 編輯: x411066 (120.126.102.100 臺灣), 11/29/2019 18:08:51

11/29 18:49, 6年前 , 1F
instr.1/instr.2 照你說的Forwarding是Rs不是Rt
11/29 18:49, 1F

11/29 18:50, 6年前 , 2F
更正 add/lw
11/29 18:50, 2F

11/29 18:51, 6年前 , 3F
想錯,以上當我沒說
11/29 18:51, 3F

11/29 19:08, 6年前 , 4F
我認為你說的沒錯,課本這邊算是勘誤吧,漏了以前的MUX
11/29 19:08, 4F

11/29 20:32, 6年前 , 5F
有沒有可能是第4cycle時 add指令讓Regwrite=1 到第5cyc
11/29 20:32, 5F

11/29 20:32, 6年前 , 6F
le時add指令直接寫入 而Regwrite =0是由sw指令設定的
11/29 20:32, 6F
文章代碼(AID): #1TuEbap_ (Grad-ProbAsk)