[理工] 計組_p.386

看板Grad-ProbAsk作者 (fmtshk)時間6年前 (2019/09/02 01:40), 編輯推噓11(11推 0噓 36→)
留言47則, 5人參與, 6年前最新討論串1/1
https://i.imgur.com/CbZfsJI.jpg
答案是False 想請問 edge-triggered 是什麼意思，以及這題錯在哪？ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 27.242.96.199 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1567359627.A.AC8.html
推
09/02 02:09, 6年前 , 1F
edge-triggered的意思是在信號改變的瞬間觸發動作
09/02 02:09, 1F
→
09/02 02:09, 6年前 , 2F
mips是在0→1的時候執行write，1→0的時候執行read
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09/02 02:14, 6年前 , 3F
舉個例子，考慮這句程式碼：
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addi $1 $1 123
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則CU會在某個clock從1→0的時候把$1的內容讀出來丟給AL
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U，然後在下一個cycle從0→1的時候寫入$1
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09/02 02:14, 6年前 , 7F
因此從頭到尾只需要一個register
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推
09/02 04:12, 6年前 , 8F
*只需要一個register file
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09/02 11:01, 6年前 , 9F
好像有想起上課講過@@
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09/02 11:02, 6年前 , 10F
09/02 11:02, 10F
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↑這樣腦補正確嗎？
09/02 11:02, 11F
推
09/02 11:08, 6年前 , 12F
順便問一下 那structural hazard也可以這樣解嗎
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0→1 做Load/Store 1→0讀指令?
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推
09/02 15:07, 6年前 , 14F
圖應該沒錯，簡單來說你可以把register file想像成一個
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09/02 15:07, 6年前 , 15F
有入口跟出口兩扇門的房間，這兩扇門不可以同時打開不
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然資料會錯誤
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如果發生需要打開兩扇門的情況就要用一些方式解決，MIP
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S的解決方法是edge triggered，就是一半的時間開放入口
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一半的時間開放出口
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09/02 15:07, 6年前 , 20F
有些架構則是用shadow register之類的方式
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推
09/02 15:58, 6年前 , 21F
然後structural hazard應該是pipeline類型的問題，張凡
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上課講得很模糊，實際上可以再分成兩種，第一種是像我
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剛剛的比喻，假設register file只有一個門，但是在pipe
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line的情況下有可能發生兩個人同時要進來的情況，這是
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09/02 15:58, 6年前 , 25F
第一種structural hazard也就是張凡上課講的，多開幾個
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09/02 15:58, 6年前 , 26F
門就好了
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edge triggered反而解決不了問題
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09/02 15:58, 6年前 , 28F
第二種就是你講的狀況，但是pipeline裡面對register的
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09/02 15:58, 6年前 , 29F
存取都需要一整個clock cycle所以也沒辦法分成兩半來用
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09/02 15:58, 6年前 , 30F
，我想應該是這樣
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推
09/02 16:10, 6年前 , 31F
所以我問的這種關於memory 的 structural hazard不能靠
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09/02 16:10, 6年前 , 32F
增加clock cycle time 讓它可以在一個clock裡面做完嗎
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推
09/02 16:53, 6年前 , 33F
你有考慮到control unit要怎麼設memWrite跟memRead的訊號
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09/02 16:53, 6年前 , 34F
嗎？
09/02 16:53, 34F
推
09/02 16:56, 6年前 , 35F
像lw同時要寫跟讀，所以你在同一個clock下，MemREAD跟Mem
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09/02 16:56, 6年前 , 36F
WRITE同時打開的情況下，如果再做IF會不會把奇怪的資料弄
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09/02 16:56, 6年前 , 37F
進memory？ 我覺得應該會有問題吧
09/02 16:56, 37F
推
09/02 19:34, 6年前 , 38F
好吧
09/02 19:34, 38F
推
09/02 23:33, 6年前 , 39F
Reg file 可設計成clock的前半週期做寫 後半週期做讀
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09/02 23:33, 6年前 , 40F
是因為 進出此零件的資料很小 而structure harzard的
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09/02 23:33, 6年前 , 41F
mem若也如此設計的話 例如sw在ME階段 其他指令在IF階
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09/02 23:33, 6年前 , 42F
段 會造成一個clock cycle過長 因為進出mem的資料可
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09/02 23:33, 6年前 , 43F
到Gb等級 大大降低pipeline 效能 這樣就失去管線化之
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09/02 23:33, 6年前 , 44F
目的
09/02 23:33, 44F
推
09/02 23:37, 6年前 , 45F
若是lw在ME 其他指令在IF 他們本來就在搶mem來access
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09/02 23:37, 6年前 , 46F
因此本來就無法solve by延長clock cycle
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09/03 07:48, 6年前 , 47F
瞭解 謝謝
09/03 07:48, 47F
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