[理工] 計組 Delay slot 問題

看板Grad-ProbAsk作者 (jojo)時間7年前 (2018/12/26 16:44), 編輯推噓2(2推 0噓 10→)
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https://i.imgur.com/em92NGh.jpg
想問的是(d) 請問怎麼知道要幾個slot? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 49.214.177.67 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1545813878.A.4E2.html
推
12/28 01:25, 7年前 , 1F
題目說branch在ex跳，代表前面會有if id階段是抓錯的，
12/28 01:25, 1F
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12/28 01:25, 7年前 , 2F
所以要塞兩條，另外塞noop解決也是一樣兩條
12/28 01:25, 2F
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12/28 09:06, 7年前 , 3F
感謝大大解說！
12/28 09:06, 3F
推
12/28 11:08, 7年前 , 4F
感謝一樓，順便複習一下
12/28 11:08, 4F
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12/28 11:12, 7年前 , 5F
12/28 11:12, 5F
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12/28 11:13, 7年前 , 6F
硬體branch decide從mem stage拉到PC mux
12/28 11:13, 6F
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12/28 11:13, 7年前 , 7F
因此有3個stall
12/28 11:13, 7F
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12/28 11:13, 7年前 , 8F
branch delay slot 3個
12/28 11:13, 8F
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12/28 11:14, 7年前 , 9F
12/28 11:14, 9F
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12/28 11:15, 7年前 , 10F
改良過後，硬體branch decide可以從ID stage拉到PC mux
12/28 11:15, 10F
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12/28 11:15, 7年前 , 11F
因此只有1個stall，branch delay slot 1個
12/28 11:15, 11F
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12/28 11:16, 7年前 , 12F
由此可推估題目branch decide在EX stage拉到PC mux
12/28 11:16, 12F
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