[理工] 計組 single cycle和Multi-cycle

看板Grad-ProbAsk作者 (喜歡平井桃)時間7年前 (2018/12/10 20:20), 7年前編輯推噓6(6推 0噓 13→)
留言19則, 6人參與, 7年前最新討論串1/1
https://i.imgur.com/CBiXgtM.jpg
這題選擇是要選敘述對的 我要問C選項為什麼對? 不是multi-cycle更接近pipeline嗎？為什single cycle可以促進 管線化的設計? https://i.imgur.com/igHUdbU.jpg
第20題請問d選項為什麼不對? multi-cycle不是比single cycle更有效率嗎？ 麻煩大家解答了 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 120.105.145.178 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1544444411.A.CB8.html
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12/10 20:29, 7年前 , 1F
single cycle只說一個cycle內完成 但是cycle多少也不能確定
12/10 20:29, 1F
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12/10 20:29, 7年前 , 2F
效率 而且single cycle的clock還必須選是執行時間最長的
12/10 20:29, 2F
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12/10 20:30, 7年前 , 3F
我後面那句多餘了
12/10 20:30, 3F
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12/10 20:48, 7年前 , 4F
比如一個工作分成2個部分一個只要1ms但另一個要2ms 那這時候
12/10 20:48, 4F
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12/10 20:48, 7年前 , 5F
本來只要3ms的變4ms 所以multi或single並不能保證哪個比較好
12/10 20:48, 5F
瞭解了 感謝!!
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12/10 22:12, 7年前 , 6F
我聽ocw是有聽到single cycle的data path跟control在pipelin
12/10 22:12, 6F
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12/10 22:12, 7年前 , 7F
e都會用到 不過原因是不是這個我不確定
12/10 22:12, 7F
推
12/10 23:26, 7年前 , 8F
第二題 multicycle不是永遠都比single cycle好，因為mul
12/10 23:26, 8F
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12/10 23:26, 7年前 , 9F
ticycle如果stage切的不夠好反而會比single cyxle爛
12/10 23:26, 9F
忘了還有切不好的因素在 感謝回答!!
推
12/10 23:28, 7年前 , 10F
第一題是不是指 因為以前是single cycle所以才會開
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12/10 23:28, 7年前 , 11F
始設計pipeline，雖然我也覺得multi比較合理...
12/10 23:28, 11F
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12/10 23:40, 7年前 , 12F
我在想第一題會不會是因為pipeline的硬體圖跟single cyc
12/10 23:40, 12F
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12/10 23:40, 7年前 , 13F
le的很像
12/10 23:40, 13F
推
12/11 08:21, 7年前 , 14F
第一題老師說pipeline只是single的電路加pipeline regis
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12/11 08:21, 7年前 , 15F
ter還有一點點電路的改變 但multiple跟pipeline電路差很
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12/11 08:21, 7年前 , 16F
多 課本最後的附錄好像有multi的電路
12/11 08:21, 16F
對欸 我沒有想到其實single cycle和pipeline的硬體相近 謝謝各位大大解答 ※ 編輯: sooge (125.231.43.188), 12/11/2018 09:25:27
推
12/12 21:33, 7年前 , 17F
請問第一題的d為什麼會對
12/12 21:33, 17F
推
12/12 21:35, 7年前 , 18F
和第二題的c register file lw跟R指令不就用了兩次嗎
12/12 21:35, 18F
推
12/25 20:54, 7年前 , 19F
我也想問第2題的c選項 理由同樓上
12/25 20:54, 19F
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