[理工]計組上冊437（4）！

看板Grad-ProbAsk作者 (andrew)時間7年前 (2018/11/20 20:14), 編輯推噓3(3推 0噓 13→)
留言16則, 3人參與, 7年前最新討論串1/1
https://i.imgur.com/vEtydUX.jpg
https://i.imgur.com/z4tdl6u.jpg
感覺3、4是相反敘述，怎麼3錯4也錯啊！？ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 39.9.158.3 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1542716048.A.DD8.html
推
11/20 21:17, 7年前 , 1F
能take fewer cycle 但因為在pipeline還是要跑5個stage
11/20 21:17, 1F
→
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所以還是無法improve
11/20 21:17, 2F
→
11/20 22:04, 7年前 , 3F
減少cycle就是減少stage的意思吧！因為一個stage消耗一
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個cycle，比如說，branch jump不需要WB
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推
11/20 23:03, 7年前 , 5F
因為還是有ALU指令，要WB不能少stage
11/20 23:03, 5F
→
11/20 23:03, 7年前 , 6F
照理來說只有jump或branch應該是可以直接跳過第五個stage
11/20 23:03, 6F
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11/20 23:03, 7年前 , 7F
，但這樣throughput未必比較高performance應該是不會比
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11/20 23:03, 7年前 , 8F
較好
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→
11/21 10:04, 7年前 , 9F
是因為clock cycle time會隨著clock數量變動嗎？不然thr
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11/21 10:04, 7年前 , 10F
oughtput應該會變高吧？
11/21 10:04, 10F
推
11/21 10:33, 7年前 , 11F
如果是直接跳過一個stage，cycle應該不會有太大的改變，
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11/21 10:33, 7年前 , 12F
如果是合併兩個變成一個stage，cycle就會變長
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如果增加stage數，可以讓每個cycle完成的指令增加，達到o
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11/21 10:33, 7年前 , 14F
verlap的目的，所以才會有這章最後面deeply pipeline的
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11/21 10:33, 7年前 , 15F
議題，但相對的pipeline變長hazard等要考慮的問題也會變
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多也比較難製作
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