[理工] 計組上冊429！

看板Grad-ProbAsk作者 (andrew)時間7年前 (2018/11/20 18:46), 7年前編輯推噓4(4推 0噓 1→)
留言5則, 4人參與, 7年前最新討論串1/1
https://i.imgur.com/lycwhyh.jpg
請問，為何IF和reg中間要特別空100？感覺沒這必要欸！ 如果不特別空100，應該會更快吧？ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 39.9.158.3 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1542710812.A.18B.html ※ 編輯: Aa841018 (39.9.158.3), 11/20/2018 18:47:37
推
11/20 18:54, 7年前 , 1F
那個是要示意你reg是先寫後讀的意思
11/20 18:54, 1F
推
11/20 21:18, 7年前 , 2F
一個cycle time固定了
11/20 21:18, 2F
推
11/20 21:49, 7年前 , 3F
Cycle time 固定 要對齊才能正確執行
11/20 21:49, 3F
推
11/20 23:50, 7年前 , 4F
所以pipeline不會減少latency還反而可能增加，但增加的la
11/20 23:50, 4F
→
11/20 23:50, 7年前 , 5F
tency會被增加throughput帶來的優點輕易掩蓋
11/20 23:50, 5F
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