[理工] 計組，(張凡p437)

看板Grad-ProbAsk作者 (信號)時間7年前 (2018/08/12 02:59), 編輯推噓3(3推 0噓 4→)
留言7則, 3人參與, 7年前最新討論串1/1
https://i.imgur.com/MRaLusB.jpg
如圖，想請問練習題的2.敘述，此題的答案為2.和5.，但因為想問的問題只有2.的敘述， 所以只附一張圖。(想看完整的其他選項在張凡上冊p437，p438頁) 2.敘述中最後一段話:the number of pipe stages per instruction affects latency，not throughput. 想問為何the number of pipe stages不會影響throughput? 因為我覺得pipeline會讓stage變多，進而使得cycle time減少，考慮整體指令的話， 一個指令的latency應該會減少，指令執行時間減少的話，throughput應該會增加才對。 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 118.168.77.32 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1534013957.A.BEB.html
推
08/13 22:38, 7年前 , 1F
2應該就單純講說cycle time影響的爲latency 跟throughp
08/13 22:38, 1F
→
08/13 22:38, 7年前 , 2F
ut不是直接關係這樣
08/13 22:38, 2F
推
08/13 22:51, 7年前 , 3F
可能是因為他沒有講管線是否有均勻切割
08/13 22:51, 3F
→
08/13 22:52, 7年前 , 4F
管線CPU的clock cycle是最耗時的某級管線處理時間
08/13 22:52, 4F
→
08/13 22:55, 7年前 , 5F
如果切的不平均 那切再多clock cycle都不變
08/13 22:55, 5F
推
08/17 11:49, 7年前 , 6F
（5-1）+1000000 和（10-1）+1000000 有差嗎
08/17 11:49, 6F
→
08/19 09:58, 7年前 , 7F
不懂樓上的意思
08/19 09:58, 7F
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