[理工] 計組張凡 latency

看板Grad-ProbAsk作者 (信號)時間6年前 (2018/05/06 00:44), 編輯推噓3(3推 0噓 13→)
留言16則, 5人參與, 6年前最新討論串1/1
https://i.imgur.com/rQ98rwW.jpg?2 想請問這很基本的題第79的(1)(2)選項，我大概知道錯在哪，只是我想更釐清一下我的 觀念有沒有錯，(1)選項來說不知道可不可以說是latency絕對會大於1 clock，所以不 能選[我知道一定不會是1 clock，但是我想知道是不是一定大於1];(2)選項我知道無法 改善latency，但是不知道可不可以想成latency不會減少反而一定會增加[且不會不變?] ，不知道以上我的觀念有無錯誤，謝謝。 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 61.231.187.224 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1525538688.A.1EF.html
推
05/06 02:42, 6年前 , 1F
latency是指指令進去到結束的時間
05/06 02:42, 1F
→
05/06 02:42, 6年前 , 2F
所以pipeline latency是5cycle
05/06 02:42, 2F
→
05/06 02:43, 6年前 , 3F
應該說做完一個指令要花多少時間
05/06 02:43, 3F
→
05/06 02:46, 6年前 , 4F
pipeline會因為有hazard之類的反而使一個指令完成的時間
05/06 02:46, 4F
→
05/06 02:46, 6年前 , 5F
變更長
05/06 02:46, 5F
→
05/06 03:03, 6年前 , 6F
那請問2選項無幫助指的是不改變還是會增加所以沒幫助
05/06 03:03, 6F
→
05/06 03:03, 6年前 , 7F
？
05/06 03:03, 7F
推
05/06 06:46, 6年前 , 8F
not only but also 是不僅...也
05/06 06:46, 8F
→
05/06 06:47, 6年前 , 9F
不是沒幫助 pipeline最大好處就是產能
05/06 06:47, 9F
→
05/06 12:38, 6年前 , 10F
這裡的latency是實際指令的生命週期理所當然不會只有
05/06 12:38, 10F
→
05/06 12:38, 6年前 , 11F
一個clock，另外pipeline register需要多出來的時間所
05/06 12:38, 11F
→
05/06 12:39, 6年前 , 12F
以latency跟single cycle machine比一定比較長
05/06 12:39, 12F
→
05/06 12:44, 6年前 , 13F
了解 感謝
05/06 12:44, 13F
推
05/06 16:08, 6年前 , 14F
簡單說latency就是單個指令需要的時間
05/06 16:08, 14F
→
05/06 16:09, 6年前 , 15F
而pipeline不會讓它變短，只是讓多個可以同時做
05/06 16:09, 15F
→
05/06 22:54, 6年前 , 16F
謝謝m大
05/06 22:54, 16F
‣ 更多 SIGNAL2017 的文章
文章代碼(AID): #1QxT-07l (Grad-ProbAsk)