[理工] 計組 edge-trigger的問題

看板Grad-ProbAsk作者 (Mincky)時間8年前 (2018/02/02 14:51), 8年前編輯推噓2(2推 0噓 0→)
留言2則, 1人參與, 8年前最新討論串1/1
想請問各位高手，剛剛在看觀念題， 我知道edge-trigger在實作上是一個 clock前段作寫後段作讀。 為什麼single-cycle machine的 data memory必須要實作edge-trigger， 然而pipeline machine卻不必有 edge-trigger呢？ P.S.原題指的是寫入data memory的情況。 想不通，請各位高手解答，感謝！ ----- Sent from JPTT on my Samsung SM-N900. -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.71.220.1 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1517554264.A.478.html ※ 編輯: Mincky (111.71.220.1), 02/02/2018 14:53:32
推
02/02 14:57, 8年前 , 1F
因為single cycle machine 用clock的edge來判斷
02/02 14:57, 1F
推
02/02 14:59, 8年前 , 2F
再想想為什麼pipeline怎樣保證每個stage的完成?
02/02 14:59, 2F
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