[理工] 計組 pipeline之控制信號線與單時脈差別

看板Grad-ProbAsk作者 (還很新)時間9年前 (2016/11/22 14:56), 9年前編輯推噓0(0推 0噓 6→)
留言6則, 1人參與, 最新討論串1/1
張凡442 How much time does the Control Unit have to generate the ALUsrc control signal ? Compare this to a single-cycle organization . ans. One clock cycle 答案好像有點直接，但是想問的是設定信號線不是在ID是那個階段嗎？這樣指令進來要先 經過IF再到ID，ID解碼完設定信號線，不就經過了2個stage嗎？ 還有怎麼跟single cycle比較？single cycle也是一個clock cycle就設定完了吧！（只 是cycle time比較長） 請問我的理解有錯嗎，謝謝大家！ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.137.3.213 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1479797772.A.76D.html 順帶一問為什麼單時脈週期把記憶體分成指令記憶體、資料記憶體？在single cycle這樣 做的好處是什麽，並不會發生結構hazard吧？還是有規定一個週期只能使用一個單元？ ※ 編輯: newpuma (223.137.3.213), 11/22/2016 15:02:01
→
11/22 19:06, , 1F
Control Unit 不論是否在有無 Pipeline 的情況下,皆
11/22 19:06, 1F
→
11/22 19:07, , 2F
都在IMEM接收到Data後,才會將Opcode傳入Control Unit
11/22 19:07, 2F
→
11/22 19:09, , 3F
以Pipeline來說, Control Unit 必須在 ID 的時候就傳
11/22 19:09, 3F
→
11/22 19:10, , 4F
ALUsrc 的訊號 , 因此為 1 cycle 沒錯
11/22 19:10, 4F
→
11/22 19:11, , 5F
至於如何跟 Single Cycle 比,我也不太清楚
11/22 19:11, 5F
→
11/22 19:13, , 6F
另外後面問的 Single Cycle 這樣做不是好處,而是原理
11/22 19:13, 6F
‣ 更多 newpuma 的文章
文章代碼(AID): #1OC-mCTj (Grad-ProbAsk)