[理工] [計組] Memory

看板Grad-ProbAsk作者 (善良老百姓)時間9年前 (2016/09/27 00:22), 9年前編輯推噓2(2推 0噓 23→)
留言25則, 3人參與, 最新討論串1/1
想請問一下這題: http://imgur.com/a/vwmfX 請問該如何看 bank 已經忙完了ㄋ? 是要隔夠久嗎? 還是@@? 還有這題: http://imgur.com/a/kRWL2 TKB張凡是直接講說 先不計較 cache hit latency 但他後來也沒有回來講 我的理解是 hit time 比起 miss penatly 小很多 所以可以忽略 但題目有給 hit latency 考試的時候應該算進去嗎? 還是這邊有什麼特殊的原因? 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.132.251.85 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1474906924.A.A0C.html
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因為interleaving 是用多個bank同時讀資料到buffe
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r內來增加平行度，有點像disk的多個讀寫頭同時對
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多個磁盤讀寫那樣，因為他一次可以讀進4bank的dat
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a再送，所以在4個buffer皆滿(或產生conflict之前)
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他都可以把data放進buffer區 再花4clock cycle去
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送(像是上一題練習的(3))
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這邊我不太懂的地方就是 既然 bus 頻寬沒有增加 為什麼要等滿了或產生 conflict 才送呢? 上一題的(3)是一次讀一個block (4個bank同時各讀一個word) 我沒有意見 但這個各個 bank 各讀各的 word 讀到一個就應該趕快送一個才對吧?
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一旦有ref.與目前buffer的緩衝區位址衝突 就必須s
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tall等到那一輪的"read/write"結束(either four r
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ead or four write)才能放該位址資料到該buffer，
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可以想成buffer內有資料就是busy 因為他也不能做
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別的事
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推
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第二個他後來有講啊 因為後面又提到CPI=1 問題你有hit
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latency, CPI不可能為1. 二個矛盾,所以忽略它前面提到的
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喔喔ㄛ喔，但應該說 CPI = 1 的情況本身就包含 hit latency 吧? perfect memory system 指的應該是全部都 hit?
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因為他說either four reads or four writes 而且
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題目很擺明的告訴你會有conflict 算是隱含的說他
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說會stall的部份 ，但老師上課內容沒提到這部份詳
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細的操作就是了，但光就課本對interleaving的描述
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就是addr.來，讀讀讀讀平行4次之後一個個送，這題
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他雖然不是一次把addr 因此送好送滿是in order as
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they appear on the bus，但就算他一個ref.佔一
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個cc 他還是有一個前提叫做either four reads or
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four writes限制他不能讀一送一
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原來如此，那我大概知道題意想說什麼惹 謝謝!
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所以"就算"他bus4倍他還是要一次four r/w
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推
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推112的圖，簡單明瞭
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推薦這篇 https://goo.gl/Ar5JEs 也不錯喔! ※ 編輯: kyuudonut (220.132.251.85), 09/27/2016 11:04:30
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