[理工] 計組-pipeline觀念

看板Grad-ProbAsk作者 (HAHAHA)時間9年前 (2014/10/14 22:43), 編輯推噓1(108)
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為何pipeline是5層 而不是其他層? 查詢網路不知道這句是不是關鍵 "典型的RISC管線被分解成五個階段" 那為何典型的RISC管線又要被分成五個階段? 請教各位大大 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 118.171.80.12 ※ 文章網址: http://www.ptt.cc/bbs/Grad-ProbAsk/M.1413297821.A.883.html

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張凡講義的說法是每個pipeline stage之間的最大工作時
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間不能太長 , 否則pipeline帶來的平行效益就不高
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基於上述理由,每個stage應該盡量只有一個"主要單元"運
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作,使管線化後的資料路徑能用較低的時脈運作,藉此得到
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較好的效能 , 以MIPS的五層為例,就是依照主要單元被
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使用的時間做切割,分別為IMEM/REG/ALU/DMEM/REG
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以上是我自己的理解 , 如有錯誤請板友指正
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10/15 12:51, , 8F
謝謝這位版友分享
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五層是一個簡單舉例。現在電腦cpu印象中3x個stage了
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