[理工] 計組

看板Grad-ProbAsk作者 (uniqlong)時間10年前 (2014/01/28 23:41), 編輯推噓6(6推 0噓 14→)
留言20則, 3人參與, 最新討論串11/27 (看更多)
在五個stage下的pipeline且具 forwarding,lw後面接lw or sw且rs欄位相同,例 lw s0 4(t0) sw s0 16(t0) 需停一個clock? 是或否呢？為什麼？ -- Sent from my Android -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 101.8.129.60
推
01/28 23:46, , 1F
抓s0暫存器的值是在id階段 跟r-type要在ex階段不同
01/28 23:46, 1F
→
01/28 23:47, , 2F
所以forwarding是白搭 我猜yes！！
01/28 23:47, 2F
推
01/28 23:48, , 3F
是吧？還沒拿到資料就要寫入了 所以要stall
01/28 23:48, 3F
推
01/28 23:49, , 4F
補充 在ex可以用forwarding是alu運算完的可以前饋
01/28 23:49, 4F
→
01/28 23:50, , 5F
但lw 一定要到mem階段才能拿到資料 所以前饋是沒有用的
01/28 23:50, 5F
→
01/28 23:51, , 6F
lw s0 4(t0)
01/28 23:51, 6F
→
01/28 23:51, , 7F
sw t1 16(t0)
01/28 23:51, 7F
→
01/28 23:51, , 8F
對不起我打錯了
01/28 23:51, 8F
→
01/28 23:52, , 9F
這種情況呢
01/28 23:52, 9F
推
01/28 23:53, , 10F
如果沒有dependency 因該不用停吧
01/28 23:53, 10F
→
01/28 23:54, , 11F
例子的t0是參考位子 不會對他作運算 所以不用停吧
01/28 23:54, 11F
推
01/29 00:00, , 12F
且t1與s0沒有資料相依
01/29 00:00, 12F
→
01/29 00:10, , 13F
張凡說lw後面接lw,sw且前後具相同rs要停
01/29 00:10, 13F
→
01/29 00:10, , 14F
是什麼意思啊 是我誤解嗎？
01/29 00:10, 14F
推
01/29 00:19, , 15F
以你的例子來說 lw的t0是他的rs s0才是目的暫存器 但
01/29 00:19, 15F
→
01/29 00:19, , 16F
但sw的t1是來源暫存器 t0才是rt的基底
01/29 00:19, 16F
→
01/29 00:20, , 17F
lw -> 從記憶體t0+4個word的位子抓資料 存到s0暫存器
01/29 00:20, 17F
→
01/29 00:21, , 18F
sw -> 從t1暫存器 存到t0+16個word的記憶體位置
01/29 00:21, 18F
→
01/29 00:22, , 19F
lw sw的暫存器格式要去翻一下張凡有幫你整理的表
01/29 00:22, 19F
→
01/29 07:00, , 20F
感謝回答 我思考思考～～
01/29 07:00, 20F
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