[理工] [計組] miss penalty cycles與clock rate
題目說，cache的miss penalty = 50cycles
若將clock rate提升為2倍，則miss penalty會變成100cycles
我想問為何miss penalty的總時間不會因為clock rate提升而變少？
像CPI原本是2的話，clock rate變2倍，CPI不會變，但總時間會減少一半
這很好理解，因為每個instruction需要經過數個stage(pipeline那章)來完成，
若每個stage時間越短則越快完成，但所需經過的stage數不會變。
我原本以為miss penalty同理，但發現不一樣，請問他的cycles數會變多的原因是？
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一百次的感動比不上一次的心動
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