[計組] 101中央資工

看板Grad-ProbAsk作者 (一周練六次球)時間12年前 (2012/02/13 10:16), 編輯推噓9(9推 0噓 11→)
留言20則, 10人參與, 最新討論串1/1
各位好 昨天小弟去考中央資工 關於計組部分有個問題我想很久想不通 印象中題目是（有錯請指正） 1.把指令 與 資料 分離 可以避免哪種危障？ 答案有 結構危障 資料危障 控制危障 以上皆非 2.一條指令的clock數如果設計變得更長 他好處是？ ^^^^^^^^ 關於這2題答案請問版上中高手有和見解呢？ 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.112.25.108 ※ 編輯: tonyone 來自: 140.112.25.108 (02/13 10:23)
推
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1以上皆非吧 MIPS不就是兩個cache分離嗎
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推
02/13 10:47, , 2F
那應該是結構違障 2的意思是?rate提高?還是用的cycle變多
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02/13 10:53, , 3F
2應該是說 pipeline with larger of number stages這題嗎?
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應該是樓上的意思 那我看錯意思了....QQ
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推
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順問一提,計組後面題組second cache那題大家是怎麼算的?
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02/13 14:29, , 6F
題目有點忘了,好像是hit rate95%,90%,T是2ns,20ns,100ns
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推
02/13 15:32, , 7F
1.就structural hazard 就memory分開，不然會同時用到
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推
02/13 15:35, , 8F
2我覺得可以讓速度加快耶 只是pipeline變很複雜
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推
02/13 16:25, , 9F
2.是把Pipeline的Stage數量增加(課本是五個)會有什麼好處
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pipeline的stage變多 就會同時可以允許更多指令在機器上
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執行,增加單位時間內的throughtput　
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第二題我找到很完整的解釋 請各位參考高銘計組下冊第80頁
02/13 20:16, 12F
推
02/13 21:42, , 13F
沒有高銘的書..可以請原PO打上來嗎? 萬分感謝!
02/13 21:42, 13F
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別擔心 我晚一點會直接照照片ｐｏ上來
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推
02/13 23:47, , 15F
1.結構危障 2.clock rate提升
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照片呢？O.O
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贊成1.是Structure Hazard +1
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推
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throughput變大，整體速度提昇
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2.stall變多 產能下降 效能下降
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2我覺得可以讓速度加快 https://daxiv.com
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