[理工] 計組CLA

看板Grad-ProbAsk作者 (= =)時間12年前 (2012/01/08 20:48), 編輯推噓7(7推 0噓 43→)
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請問一下 為什麼4-bit ripple-carry adder = 8倍延遲 意思是說 CL電路就需要6倍延遲? 但為什是6倍? 感謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 114.25.38.46
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sum delay or carry delay?
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Propagation delay = 6 倍延遲
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然後投影片上只打一個WHY?反問我們讀者
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Propagation delay of a 4-bit ripple-carry adder = 8
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倍延遲 剩下來就是圖而已
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圖跟WIKI一樣
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如同一樓說的 是sum delay or carry delay的問題
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4-bit ripple-carry adder = 8倍延遲 是因為CarryOut是2
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個 gate dely，又因為ripple-carry的特色是串連，所以必
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須經過8個gate dely Cout才會對(因為是4個加法器)
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而你提到CLA只花到6倍延遲，那個指的是sum dely。因為只
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花一個dely產生了gi跟pi(這裡加法器的and/or gate是平行
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處理;gi=ai‧bi,pi=ai+bi)而再花2個dely產生CarryOut。所
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以要產生完整的Cout要花3個dely(例如 c1=g0+p0‧c0)
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而sum dely要產生，除了要看原本自己的gate dely外，還要
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考慮Cout的gate dely。sum 的gate dely是3，再加上Cout所
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以是3+3=6個gate dely。另外前面的ripplecarry的sum dely
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是9個gate dely(因為輸出s3，要先保證前面c1c2c3都正確，
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s3才會正確，所以是2+2+2+3=9)
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推
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先問一個問題：你覺得 and/or 的gate delay會相同嗎？
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其實這東西，重點應該是在瞭解各種結構的critical path
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會出現在什麼地方，誰快誰慢，以及快慢差異的原因
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還有各結構的『面積』差異，當然，gate delay是一個簡易
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的分析比較參考，不會是重點，因為在實做時，中間還會有
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推力的問題，所以可能還會塞buffer來提高推力
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推
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當初我上張凡他是這麼說的 產生qi與pi只花一個dely完成。
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那個Add 裡面只有and與or這兩個gate，而且是各做各的沒有
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相互等待的問題。就像我上面提到gi=ai‧bi pi=ai+bi
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樓上是在說硬體電路的差別而已 我想我得先查名詞...
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這份講義沒有定義sum delay or carry delay
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推
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aiw你說的其實不算錯，但也不算對
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是的，單從『gi=ai‧bi pi=ai+bi』來看，gi跟pi各別
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只經過一個and gate與or gate，且平行處理，這都沒錯
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但我前面說了，問題在: and跟or的gate delay是不一樣的
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有興趣你可以去翻閱一下CMOS VLSI DESIGN的書，裡面會有
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很詳細的分析與介紹各種結構的差異，ICS碩班用書
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當然，若就大學部而言，其實是可以不需要考慮這些的
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推
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感謝holder指正，其實老師也沒說這麼詳細，我會去翻你說
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的這兩個差異 感謝
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推
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阿...沒有定義sum delay or carry delay的話，可能要請
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好像有點講解太遠了....還是感謝你們...
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holder319大幫忙補充了...冏"
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那個9我有點不太懂 在8的瞬間S3應該也出來了吧
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推
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我想你可以先把所有的gate的delay都當成相同，然後畫出
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你要的結構的gate level設計圖，應該就很清楚了
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有哪邊可以找到那張圖? 我想看到那張我就全懂了 = =
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推
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上面不是說了：CMOS VLSI DESIGN
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那我改天在去圖書館翻一下這本書吧
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考慮Cout的gate https://daxiv.com
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文章代碼(AID): #1F2P2wT8 (Grad-ProbAsk)